| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 61 | 用户数据报协议报文的处理方法及装置 | CN200610150597.3 | 2006-10-24 | CN1937631A | 2007-03-28 | 李玉天; 赵钢 |
| 本发明公开了一种用户数据报协议报文的处理方法，包括：在待发送的报文中添加冗余校验块及校验识别码；接收端判断当前报文发生丢失后，根据与丢失报文相关联的报文的数据部分和/或冗余校验块进行纠错，恢复丢失报文的数据部分。本发明另外公开了一种用户数据报协议报文的封装、解封装方法以及发送、接收装置。本发明通过在每个用户数据报协议报文中增加冗余校验块，提高了报文的数据传输可靠性，从而提高了音视频质量，弥补了网络丢包、乱序对用户数据报协议音视频质量的影响。 | ||||||
| 62 | 错误检测装置和错误检测方法 | CN200480024794.X | 2004-08-19 | CN1842966A | 2006-10-04 | 松田秀治; 薮野宽之 |
| 本发明的错误检测方法如图1所示那样，在对以没有连续性的排列输入的对象符号序列进行综合特征计算的同时，对该以没有连续性的排列输入的对象符号序列，一边跳过数据使得该符号序列的排列具有连续性地修正该数据间的连续性一边进行第一错误检测符号计算，根据在上述综合特征计算中得到的综合特征，计算上述对象符号序列的错误数据位置和错误数据数值，根据该错误数据位置和错误数据数值，只对上述对象符号序列中的上述错误数据位置再次进行第二错误检测符号计算，使用该计算结果，更新上述第一错误检测符号计算的计算结果，由此同时进行以没有连续性的排列输入的ECC处理和EDC计算处理。 | ||||||
| 63 | 基于包的数据传输系统中消息的差错控制编解码的方法 | CN200380108212.1 | 2003-11-06 | CN1736050A | 2006-02-15 | M·路易斯 |
| 在基于包的传输系统中，在消息帧的加扰与传输之间，在传输设备实现消息的差错控制编码。最初，包括带帧长度信息的标题、数据部分和帧校验序列的消息帧，用插入到数据部分和帧校验序列的间隙来扩展，并更新帧长度信息，然后对该帧进行加扰，并生成前向纠错数据，并将其写入间隙中。生成外部帧校验序列，并作为帧的一部分附加上去，之后传输整个帧。在接收与解扰之间，在接收设备实现传输帧的差错控制解码。最初，可选择地校验并删除外部帧校验序列，响应差错，对该帧应用基于插入前向纠错数据的纠错算法，之后对该帧进行解扰，删除前向纠错数据和插入的间隙，并将该帧恢复为其初始状态。最后，将标题的长度信息更新为其初始值。 | ||||||
| 64 | 建立可变长度错误代码的方法和设备 | CN200380101881.6 | 2003-10-14 | CN1706102A | 2005-12-07 | C·拉米 |
| 本发明涉及可变长度纠错(VLEC)码技术，其中主要步骤为：定义所有需要的参数，产生具有固定长度L1的码，在集合W中存储这样获得的距离码字最小发散距离d[min]的所有可能的L1－元组(如果这样得到的新集合W不是空的，一个额外的比特被附加在所有字的末端)，删除W中所有不与所有码字满足距离标准的字，并且验证最后集合W的所有字满足另一个距离标准。假设大多数好的码没有长度的跳变，根据本发明的方法能够减少已检查的VLEC码的集合。在这个假设之下，定义了一种新的构造方法，称为“无洞最优化”，其中避免了在集合W的每个字的末端增加多于一个比特。该新的算法没有考虑非常不太可能的码结构，从而允许在复杂度方面获益。 | ||||||
| 65 | 采用纠错码的数据处理方法和数据处理设备 | CN01143559.3 | 2001-12-12 | CN1199178C | 2005-04-27 | 小竹晃一; 石泽良之; 小岛正 |
| 本发明提供一种采用纠错码的数据处理方法和采用该方法的设备。其中，当为存储器(2)中存储的数据生成并添加纠错码时，即使该存储器(2)上的数据中出现错误，仍可消除该错误的负面影响。在本发明中，当在存储器(2)中存储数据时，事先利用另一个存储器(1)，例如SRAM，生成纠错码PI。把纠错码PI和数据一起写入到存储器(2)中。当存储16个区段的数据和PI后，为数据和PI生成并添加纠错码PO。当从存储器(2)读出该数据时，每次读出一个PI系列进行一次PI校正处理。这使得即使在存储器(2)上该数据被破坏(或出现错误)时仍有可能恢复原始数据。 | ||||||
| 66 | 能够检测其故障的用于双工系统的互通装置和互通方法 | CN02105170.4 | 2002-02-25 | CN1177413C | 2004-11-24 | 须藤裕史 |
| 0侧20的奇偶发生电路201在各条信号线上接收输入信号s21，并在输入信号s21的基础上，产生一个奇偶位p20。并行/串行转换电路203参照定时信号t20，把并行信号S22(或输入信号s21)和奇偶位p20复用为串行信号s23。1侧21中的串行/并行转换电路211再生并行信号s24和奇偶信号p21，并产生奇偶校验定时信号t21。奇偶校验电路212利用奇偶信号p21，检验并行信号s24的奇偶性。如果正常，则状态保持电路213保持奇偶校验电路212的输出s25作为状态信号。如果异常，则状态保持电路213保持的内容被清除。 | ||||||
| 67 | 用于互补编码器/译码器的方法和设备 | CN02801978.4 | 2002-05-28 | CN1463499A | 2003-12-24 | A·何 |
| 本发明阐述通过使用包含1和0在内的码字对比特流编码和译码的方法和设备。通过改变比特流，使得经过改变的比特流内包含不同的1和0的组合，而实施编码器。然后，对经过改变的比特流和原始比特流进行编码、发送和译码。译码器通过倒转由该改变所造成的影响，而解释该不同的比特流。 | ||||||
| 68 | 记录介质的再现装置和再现方法、数据输出控制方法、数据输出方法、检错方法以及数据输出和再现方法 | CN01802137.9 | 2001-06-21 | CN1386274A | 2002-12-18 | 佐古矅一郎; 猪口达也; 川嶌哲司 |
| 一种记录介质的再现方法,该再现方法包括下述步骤:对从所述记录介质读出的数据进行解调,在该记录介质中记录有内容数据,至少管理信息和辅助信息被嵌入内容数据中,管理信息是有关复制管理,辅助信息至少包含添加到管理信息中的检错码和纠错码其中之一;从进行的解调处理的输出信号中检测该辅助信息;根据检测出的辅助信息中的检错码和纠错码其中之一进行检错;以及当在检错过程中没有错误发生时,根据管理信息,对从该记录介质读出的内容数据控制进行了解调处理的输出信号的输出操作。 | ||||||
| 69 | 用于在数字系统中卷积编码的设备和方法 | CN99816002.4 | 1999-12-30 | CN1334990A | 2002-02-06 | 金潣龟; 金炳朝; 李永焕; 崔舜在 |
| 一种数字系统中的卷积编码设备和方法。依照本发明的优选实施例,一个卷积编码设备具有一个卷积编码器和一个穿孔器。该卷积编码器产生第一、第二、和第三个编码符号的子组,这些编码符号用于使用包括g0(x)=1+x2+x3+x5+x6+x7+x8、g1(x)=1+x+x3+x4+x7+x8、和g2(x)=1+x+x2+x5+x8的发生器多项式的输入位;用于输入输入位以产生用于三个连续的输入位的三个子组的一符号组;以及用于产生一符号组流。一个符号穿孔器,用于对自卷积编码器产生的每个符号组的三个子组中的一个子组的第一个符号进行穿孔。 | ||||||
| 70 | 再现设备、记录和再现系统、再现方法及记录和再现方法 | CN00104369.2 | 2000-03-20 | CN1267886A | 2000-09-27 | 荒牧纯一; 大场昭 |
| 本发明揭示了一种再现记录在记录媒体上的节目的再现设备,通过它可以抑制超出私人使用范围使用高速翻录功能,以达到保护版权。再现设备包含再现装置;计时装置;检测装置;存储装置;比较装置;及控制装置。 | ||||||
| 71 | 不均一誤り保護を備えたヘッダ付サブ・データ・セットを復号するためのシステム、方法、及びプログラム | JP2015551231 | 2013-12-17 | JP6388599B2 | 2018-09-12 | シデシアン、ロイ、ダロン; ハッチンズ、ロバート、アレン; ミッテルホルツァー、トーマス; 田中 啓介 |
| 72 | シンボル遷移クロッキングトランスコーディングのエラー検出定数 | JP2017527729 | 2015-11-24 | JP2018501706A | 2018-01-18 | 仙石 祥一郎 |
| マルチワイヤインターフェース上の送信におけるエラー検出のための装置、システム、および方法を開示する。マルチワイヤインターフェース上でデータを送信するための方法は、複数のコネクタを介して送信すべき複数のビットを取得するステップと、前記複数のビットをシンボルのシーケンスに変換するステップと、前記複数のコネクタ上でシンボルのシーケンスを送信するステップとを含む。複数のビットにおける所定数の最下位ビットがエラー検出に使用されてもよい。所定数の最下位ビットは、複数のエラー値の各々と異なる一定の値を有してもよい。シンボルのシーケンスにおける1つまたは2つのシンボルに影響を与えるシンボルエラーによって、所定数の最下位ビットの復号バージョンが複数のエラー値のうちの1つである値を有する場合がある。 | ||||||
| 73 | キャッシュ情報出力プログラム、キャッシュ情報出力方法及び情報処理装置 | JP2016133402 | 2016-07-05 | JP2018005667A | 2018-01-11 | 杉崎 由典 |
| 【課題】プログラムの実行中にスラッシングが発生したキャッシュラインに関する情報を取得することを可能とするキャッシュ情報出力プログラム、キャッシュ情報出力方法及び情報処理装置を提供する。 【解決手段】検証対象プログラムの実行に伴ってアクセスされた複数の配列のデータがそれぞれ格納されたキャッシュラインを比較して、検証対象プログラムの実行に伴って複数の配列のデータが格納された回数が、キャッシュのウェイ数を上回る特定のキャッシュラインが存在するか否かを判定し、特定のキャッシュラインが存在すると判定した場合、特定のキャッシュラインにおいてキャッシュスラッシングが発生した回数を示すカウンタをインクリメントする。 【選択図】図3 |
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| 74 | データ転送システム及び方法 | JP2015529299 | 2013-08-02 | JP6132914B2 | 2017-05-24 | 馮 益祥; 針谷 昌幸; 片岡 一朗; 小野寺 誠 |
| 75 | Memory controller and memory device | JP2012148772 | 2012-07-02 | JP2013093012A | 2013-05-16 | OTSUKA TAKESHI |
| PROBLEM TO BE SOLVED: To provide a memory controller and a memory device advantageous for increasing read operation speed and reliability.SOLUTION: A memory controller 2 comprises: an external interface 1; a first ECC generation section 3a; an access section 4 that controls writing on/reading from memories 7a-7e; a first ECC correction section 3b that corrects error on read error; and a controller 6 that controls the above. The controller 6 reads a piece of data by using a first read unit when reading the piece of data from the memories, and when an error occurs on the data read by the first read unit, reads the piece of data after switching the read unit to a second unit, the read size of which is smaller than that of the first read unit; and controls the first ECC correction section to perform an error correction on the data read by the second read unit by using the first ECC code. | ||||||
| 76 | Data processing device, data processing method and data processing program | JP2011145636 | 2011-06-30 | JP2013013003A | 2013-01-17 | SUGIURA SHINRI |
| PROBLEM TO BE SOLVED: To provide a data processing device, a data processing method and a data processing program which, when there is an error in receiving order or a packet loss in consecutive packets transmitted by applying FEC, can efficiently processing data without wasting the packets required for decoding the data.SOLUTION: A PC receives packets including data encoded by FEC. The PC measures a non-reception time from receiving one packet to receiving a packet belonging to the same restoring group as the one packet, the restoring group being a unit for restoring a lost packet (S31-S33). The PC determines whether the non-reception time is longer than a standby time or not (S35). If it is longer than the standby time (S35: YES), the PC avoids FEC decoding of a packet belonging to the restoring group in which the non-reception time is equal to or longer than the standby time (S37-S39). | ||||||
| 77 | Encoding or decoding method and apparatus using the Ldpc code | JP2007532236 | 2005-09-14 | JP4822452B2 | 2011-11-24 | ミン ソク オー，; キュ ヒュク チャン， |
| 78 | Dynamic forward error correction method | JP2000619113 | 2000-05-08 | JP4592963B2 | 2010-12-08 | ダレル・ダブリュー・バラバッシュ; ラッセル・エイ・モリス |
| 79 | Semiconductor memory device and its control method | JP2007225996 | 2007-08-31 | JP4564520B2 | 2010-10-20 | 浩典 内川; 伸一 菅野 |
| A semiconductor memory device includes a plurality of detecting code generators configured to generate a plurality of detecting codes to detect errors in a plurality of data items, respectively, a plurality of first correcting code generators configured to generate a plurality of first correcting codes to correct errors in a plurality of first data blocks, respectively, each of the first data blocks containing one of the data items and a corresponding detecting code, a second correcting code generators configured to generate a second correcting code to correct errors in a second data block, the second data block containing the first data blocks, and a semiconductor memory configured to nonvolatilely store the second data block, the first correcting codes, and the second correcting code. | ||||||
| 80 | Signal encoding and decoding method and apparatus | JP2010508447 | 2008-05-16 | JP2010527558A | 2010-08-12 | ダブリユー シッタ，リチヤード; エム ロプレスト，スコツト |
| 新しい機能により、従来の放送送信をモバイル機器が利用できるようになる。 開示する方法（１７００）は、データ・ペイロードおよびヘッダを有するパケットのデータを受信するステップ（１７１０）と、パケットにおけるデータをバイトコード符号化するステップ（１７４０）と、バイトコード符号化するステップ（１７４０）に応答してヘッダ内の情報を変更するステップ（１７６０）と、を含む。 開示する装置（１３００）は、データ・ペイロードとヘッダを有するデータのパケットを受信し、バイトコード符号化処理を使用してデータのパケットにおけるデータを符号化する符号化器（１３１４）と、符号化器（１３１４）に結合され、バイトコード符号化に応答して符号化されたデータのパケットを受信し、ヘッダ内の情報を変更するヘッダ・モディファイア（１３１８）を含む。 | ||||||
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