| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 1 | 用于在进行预校正的前提下重构比特串的装置和方法 | CN201310084336.6 | 2013-03-15 | CN103312504B | 2016-12-28 | 赖纳·戈特费尔特; 格尔德·迪舍尔; 奔迪特·加梅尔; 托马斯·库埃纳蒙德 |
| 本发明提出了一种用于重构在电子设备中使用的PUF A的方法。该方法包括生成可能带有错误的PUF At；借助于存储的校正矢量Deltat-1对PUF At进行预校正，以便获得经过预校正的PUF Bt；和借助于纠错算法从经过预校正的PUF Bt中重构PUF A。此外还提出了一种相应的装置。 | ||||||
| 2 | 堆叠式存储器中的错误校正 | CN201510486710.4 | 2010-12-22 | CN105005512A | 2015-10-28 | 乔·M·杰德罗 |
| 本发明涉及堆叠式存储器中的错误校正。本发明揭示电子设备、系统及用以构造并操作所述电子设备及/或系统的方法，其包含存储器裸片堆叠，其中用户数据及/或第一级错误校正数据存储于跨越所述存储器裸片的条带中。一个此种堆叠可包含例如奇偶校验库的第二级错误校正库以存储对应于所述用户数据及/或第一级错误校正数据的奇偶校验数据。本发明还揭示额外设备、系统及方法。 | ||||||
| 3 | 堆叠式存储器中的错误校正 | CN201080060539.6 | 2010-12-22 | CN102687121B | 2015-09-09 | 乔·M·杰德罗 |
| 本发明揭示电子设备、系统及用以构造并操作所述电子设备及/或系统的方法，其包含存储器裸片堆叠，其中用户数据及/或第一级错误校正数据存储于跨越所述存储器裸片的条带中。一个此种堆叠可包含例如奇偶校验库的第二级错误校正库以存储对应于所述用户数据及/或第一级错误校正数据的奇偶校验数据。本发明还揭示额外设备、系统及方法。 | ||||||
| 4 | 编码和解码信号的装置和方法 | CN200880016139.8 | 2008-05-16 | CN101682337B | 2014-09-10 | 理查德·W·西塔; 斯科特·M·洛普雷斯托 |
| 新的能力将使得传统广播传送可用于移动设备。描述了一种方法(1700)，其包括接收(1710)数据集合、提取(1710)子集、使用第一编码处理来编码(1720)该子集、将编码的子集与剩余部分组合(1780)、以及使用第二编码处理来编码(1790)包括所附加的子集的组合的数据集合。描述了一种装置(500)，其包括提取子集的部件、第一编码的部件(504)、组合的部件，以及第二编码的部件(508)。还描述了一种解码的装置，其包括接收数据集合并且识别数据的子集的数据识别器、使用第一解码处理来解码该子集的第一解码器(2006)、以及将该数据的子集与数据集合的剩余部分组合并且使用第二解码处理来解码组合后的数据的第二解码器(2008)。还描述了一种解码的方法。 | ||||||
| 5 | 一种译码方法和译码装置 | CN201280000205.9 | 2012-02-14 | CN102742164B | 2014-04-30 | 李扬; 金丽丽; 赵羽; 肖治宇 |
| 本发明实施例提供了一种译码方法和装置，能够降低输出误码率，译码简单，从而提升了系统的抗干扰能力。该方法包括：对多维码进行迭代译码获得不可纠码字，所述不可纠码字的错误比特所在的每一维的码字的错误比特数大于所述多维码的容量；确定所述对多维码进行迭代译码获得的不可纠码字中的错误比特位置，所述不可纠码字中的错误比特位置为所述错误比特在所述多维码中的多维坐标位置；根据确定的所述不可纠码字中的错误比特位置纠正所述多维码中的部分不可纠码字的错误比特，以使得所述不可纠码字的错误比特所在的每一维的码字的错误比特数小于所述多维码的容量；在纠正了所述多维码中的部分不可纠码字的错误比特后，对所述不可纠码字的错误比特所在的每一维的码字的错误比特数小于所述多维码的容量的多维码进行迭代译码。本发明实施例适用译码技术领域。 | ||||||
| 6 | 用于在多媒体系统中生成前向纠错包的方法和用于发送和接收前向纠错包的方法及装置 | CN201280033919.X | 2012-07-06 | CN103650432A | 2014-03-19 | 黄盛熙; 黄承吾; 明世澔; 梁贤九; 朴勍模 |
| 本发明提供了用于在多媒体系统中发送包括多个前向纠错（FEC）包的FEC包块的方法及装置。所述方法包括：通过对多个源码元执行第一FEC编码来生成多个第一FEC包块，所述多个第一FEC包块中的每一个包括至少一个源包和用于所述至少一个源包中的每一个的修复的至少一个修复包；通过对所述多个第一FEC包块执行第二FEC编码来生成第二FEC包块，所述第二FEC包块包括用于所述多个第一FEC包块的至少一个修复包；以及发送所述第二FEC包块，其将以下信息包括在在所述至少一个源包和至少一个修复包中的每一个的报头信息中。 | ||||||
| 7 | 可扩展信息信号、可扩展信息内容的编码方法和装置、可扩展信息信号的纠错方法及装置 | CN200880108400.7 | 2008-06-20 | CN101842990B | 2013-12-25 | T·维甘德; C·亨尔格; T·施尔 |
| 本发明通过采用FEC保护的信息信号中的不同级别的多个部分之间的相互关系，对一可扩展信息信号实现更高效和/或更安全的保护。具体地，表示更高级别信息内容的信息信号的各部分与冗余信息相关，所述冗余信息不仅依赖于该部分中与各自重叠的较低级别部分不相交的部分，而且依赖于较低级别部分，以增加对接收端较低级别部分中的错误进行前向纠错成功的机率。 | ||||||
| 8 | 用于在进行预校正的前提下重构比特串的装置和方法 | CN201310084336.6 | 2013-03-15 | CN103312504A | 2013-09-18 | 赖纳·戈特费尔特; 格尔德·迪舍尔; 奔迪特·加梅尔; 托马斯·库埃纳蒙德 |
| 本发明提出了一种用于重构在电子设备中使用的PUF A的方法。该方法包括生成可能带有错误的PUF At；借助于存储的校正矢量Deltat-1对PUF At进行预校正，以便获得经过预校正的PUF Bt；和借助于纠错算法从经过预校正的PUF Bt中重构PUF A。此外还提出了一种相应的装置。 | ||||||
| 9 | 可扩展信息信号、可扩展信息内容的编码方法和装置、可扩展信息信号的纠错方法及装置 | CN200880108400.7 | 2008-06-20 | CN101842990A | 2010-09-22 | T·维甘德; C·亨尔格; T·施尔 |
| 本发明通过采用FEC保护的信息信号中的不同级别的多个部分之间的相互关系，对一可扩展信息信号实现更高效和/或更安全的保护。具体地，表示更高级别信息内容的信息信号的各部分与冗余信息相关，所述冗余信息不仅依赖于该部分中与各自重叠的较低级别部分不相交的部分，而且依赖于较低级别部分，以增加对接收端较低级别部分中的错误进行前向纠错成功的机率。 | ||||||
| 10 | 使用LDPC码编码和解码的方法及其装置 | CN200580031545.8 | 2005-09-14 | CN100583650C | 2010-01-20 | 吴旼锡; 丁奎赫 |
| 本发明公开了一种使用LDPC码编码/解码的方法及其装置，通过其可以节省用于存储奇偶校验矩阵的存储器。本发明包括通过将基矩阵中的每个作为基矩阵元素的置换类型替换为相应的置换矩阵来产生奇偶校验矩阵，所述置换类型定义所述置换矩阵，其中该置换矩阵是从置换至少一个基置换矩阵的行和列的至少一个的顺序或者转动至少一个基置换矩阵，和使用该奇偶校验矩阵编码或者解码输入数据来产生的。 | ||||||
| 11 | 用于在多信道通信系统中分配通信的装置和相关方法 | CN200680028881.1 | 2006-06-29 | CN101238694A | 2008-08-06 | V·斯托尔普曼; J·特里 |
| 用于在诸如OFDM系统之类的多信道通信系统中为通信分配通信数据的装置和相关方法。用于使用LDPC码的发送站的自适应比特、功率和编码速率方案，以使选择的性能标准最优的方式来共同选择将要在不同的信道上传送的数据的比特、功率和编码速率。 | ||||||
| 12 | 带局部反馈的减少状态VITERBI检测器中的流水线式判决反馈单元 | CN200480044426.1 | 2004-11-12 | CN101061684A | 2007-10-24 | 埃里希·F·哈拉特施 |
| 公开了一种流水线判决反馈单元(DFU)，用于带局部反馈的减少状态Viterbi检测器。所公开的流水线判决反馈单元提高可以由减少状态Viterbi检测器通过基于部分码间干扰的估值的流水线计算而达到的最大数据速率。为此，公开了一种流水线判决反馈单元，计算多个基于部分码间干扰的估值，其中至少一个基于部分码间干扰的估值是根据一个选定的基于部分码间干扰的估值得出的；以及从对于到一个状态的路径延伸所计算出的基于部分码间干扰的估值当中选择所述选定的基于部分码间干扰的估值。 | ||||||
| 13 | 使用LDPC码编码和解码的方法及其装置 | CN200580031545.8 | 2005-09-14 | CN101023587A | 2007-08-22 | 吴旼锡; 丁奎赫 |
| 本发明公开了一种使用LDPC码编码/解码的方法及其装置，通过其可以节省用于存储奇偶校验矩阵的存储器。本发明包括通过将包括定义置换矩阵的置换类型的基矩阵扩展为至少一个元素来产生奇偶校验矩阵，其中该置换矩阵是从置换至少一个基置换矩阵的行和列的至少一个的顺序或者转动至少一个基置换矩阵，和使用该奇偶校验矩阵编码或者解码输入数据来产生的。 | ||||||
| 14 | 压缩一组相关信号的方法 | CN200580000426.6 | 2005-08-08 | CN1926769A | 2007-03-07 | 乔纳森·S.·耶迪蒂亚; 安索尼·维拖奥; 艾施·柯斯蒂; 迪弥特瑞·迈利奥托弗 |
| 首先通过把每个信号都转换成整数序列，并进一步组织为一组位平面，本方法压缩了一组相关信号。这可以利用信号变换和量化完成。对每个位平面应用了反向累加器，以生成经移位的位的位平面，它们按照预定的置换被置换，以生成经置换的位的位平面。经置换的位的每个位平面都分割成一组位块。根据速率自适应基本代码，为每个位块产生校正子位。随后所述校正子位可以在解码器中解压缩，以恢复所述原始的相关信号。对于所述对应信号的每个位平面，都会产生位概率估计。然后，使用所述校正子位和所述位概率估计，重建所述位平面。然后可以根据所述位概率估计重建所有位平面所对应的整数序列，并使用反量化和反变换从所述整数序列可以恢复所述原始信号。 | ||||||
| 15 | 纠错码电路 | CN02104497.X | 2002-03-25 | CN1409492A | 2003-04-09 | 萧正杰 |
| 本发明公开了一种方法，用于改变纠错码(ECC)逻辑电路的配置以对数据宽度不断变化的数据进行错误检验。该方法包括如下步骤：A)顺序地互连一组N1个相同的错误检验块，其中N1是第一个正整数。并且，该方法还包括一个步骤：B)通过将纠错码逻辑电路改变为一组由N2个相同的错误检验块顺序互连组成的电路来对纠错码逻辑电路进行重新配置，其中N2为第二个正整数。在优先权利要求当中，顺序地互连一组N1个相同的错误检验块这一步指的是互连只介于顺序相邻两个用于传输只介于相邻两个错误检验块之间信号的块之间的N1个错误检验块。另外，通过将纠错码逻辑电路改变为一组由N2个相同的错误检验块顺序互连组成的电路来对纠错码逻辑电路进行重新配置这一步指的是互连只介于顺序相邻两个用于传输只介于相邻两个错误检验块之间信号的块之间的N2个错误检验块。 | ||||||
| 16 | 能够检测其故障的用于双工系统的互通装置 | CN02105170.4 | 2002-02-25 | CN1372386A | 2002-10-02 | 须藤裕史 |
| 0侧20的奇偶发生电路201在各条信号线上接收输入信号s21,并在输入信号s21的基础上,产生一个奇偶位p20。并行/串行转换电路203参照定时信号t20,把并行信号s22(或输入信号s21)和奇偶位p20复用为串行信号s23。1侧21中的串行/并行转换电路211再生并行信号s24和奇偶信号p21,并产生奇偶校验定时信号t21。奇偶校验电路212利用奇偶信号p21,检验并行信号s24的奇偶性。如果正常,则状态保持电路213保持奇偶校验电路212的输出s25作为状态信号。如果异常,则状态保持电路213保持的内容被清除。 | ||||||
| 17 | 带外前向纠错 | CN00810530.8 | 2000-05-08 | CN1361886A | 2002-07-31 | 罗素·A·莫里斯; 达雷尔·W·巴拉瓦什 |
| 本发明提供一种按诸如时分多路存取(TDMA)格式之类的多路访问格式操作的前向纠错(FEC)的方法。前向纠错跨频带中心站和多个前向纠错跨频带远程站在时帧里发射数据和其间相应的纠错数据。时帧是在其间可以发射纠错数据的时隙。分配到带外时隙的前向纠错跨频带远程站(106)在通信期间被有效地动态调整。 | ||||||
| 18 | 检测比特错误的方法和电子电路以及数据存储设备 | CN201410605602.X | 2014-09-30 | CN104575616B | 2017-11-03 | R·科; T·拉贝纳尔特 |
| 提供了检测比特错误的方法和电子电路以及数据存储设备。提供了一种在数据存储设备中检测比特错误的方法，所述方法包括：将在数据存储设备的读出操作期间访问的第一比特序列与对应于数据存储设备的预期存储器状态的第二比特序列进行比较。 | ||||||
| 19 | 码元转变时钟转码的检错常数 | CN201580063826.5 | 2015-11-24 | CN107005346A | 2017-08-01 | S·森戈库 |
| 公开了用于检测多线接口上的传输中的差错的装置、系统以及方法。一种用于在多线接口上传送数据的方法包括在多线接口上传送数据，包括：获得要在多个连接器上传送的多个比特；将该多个比特转换成码元序列；以及在多个连接器上传送该码元序列。该多个比特中的预定数目的最低有效位可被用于检错。该预定数目的最低有效位可具有与多个差错值中的每一者不同的常数值。影响码元序列中的一个或两个码元的码元差错可以使得预定数目的最低有效位的经解码版本具有作为多个差错值之一的值。 | ||||||
| 20 | 数据处理的方法、装置和设备 | CN201410449184.X | 2014-09-04 | CN104424046B | 2017-07-28 | J·奥特斯泰特; R·戈伊特弗特 |
| 本发明公开了数据处理的方法、装置和设备。实施例涉及用于数据处理的方法，该数据处理包括数据读取和确定该数据的每个部分的状态，该数据包括开销信息和有效载荷信息，其中该状态是第一二进制状态、第二二进制状态和未定义状态其中的一种。该方法还包括对具有未定义状态的数据的至少一个部分基于其位置并且基于开销信息进行解码。 | ||||||
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