| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 61 | Amplifier circuit and multistage amplifier circuit | JP18291596 | 1996-07-12 | JPH1028020A | 1998-01-27 | KAWAI TAKAHISA; OKAMOTO ITSUO |
| PROBLEM TO BE SOLVED: To provide an amplifier circuit using an FET, for example, an MESFET which does not require any negative power source when te MESFET has a positive power source and, at the same time, can largely attenuate the input signals when the signals are to be attenuated largely by making the variable width of the gain larger. SOLUTION: An amplifier circuit is provided with an E MESFET 46 which controls the drain voltage of another E MESFET 45 constituting an amplifier element in addition to the MESFET 45 and the drain voltage VDD3 of the MESFET 45, the characteristics of the MESFET 46, and the resistance of resistors 50-52 are decided so that the drain voltage and gate bias of the MESFET 45 can respectively change to 4-0V and about 0.4-0V correspondingly to the variation of a gate bias control voltage control 1. | ||||||
| 62 | Rf power amplifier | JP11658292 | 1992-05-11 | JPH05299944A | 1993-11-12 | FUJITA NOBUYUKI |
| PURPOSE: To amplify an on/off RF signal such as a TDMA signal at a high power efficiency with less signal distortion by using a GaAs field effect transistor(FET). CONSTITUTION: An idling current for class A amplification is set not only to a pre-stage FET1 but also to a post-stage FET2 in the RF amplifier. In the high RF signal operation, an impedance of an output LPF 5 connecting to a drain of the FET 2 is set higher than the impedance at a high gain operation so that the FET2 and the load are in power matching in the high RF signal operation, that is, the dynamic impedance of the FET 2 in the high RF signal operation and the load impedance are matched. Furthermore, a drain bias VD of the FETs 1, 2 is turned on/off by a control circuit 1 synchronously with the on/off of the RF signal input. COPYRIGHT: (C)1993,JPO&Japio | ||||||
| 63 | High efficiency uhf linear power amplifier circuit | JP4429490 | 1990-02-26 | JPH02291704A | 1990-12-03 | RIIDO EDOWAADO FUITSUSHIYAA; MAIKERU JIYOSEFU KOTSUHO |
| PURPOSE: To reduce distortion due to class-C nonlinearlity by feeding a part of an envelope corresponding signal back to an envelope modulating element connected to a class-C operating device. CONSTITUTION: A part of an output signal applied to a coupler 115 is fed back to a negative input of an operational amplifier 130 through a conductor 118 and an envelope detector 125. The detector 125 operates so as to generate a signal S 2(t) corresponding to distorted envelope variation during the output of an amplifier 110. The output signal of the operational amplifier 130 is applied to the input of a pulse width modulator 140. The pulse width modulator output is filtered by a filter 145 so that an envelope modulated signal is applied to the amplifier 110. Consequently, the circuit operates to reduce the distortion in the envelope variation and high-efficient and linear amplification is performed in a class-C amplifier. COPYRIGHT: (C)1990,JPO | ||||||
| 64 | 相補的共通ゲートおよび共通ソース増幅器における利得制御 | JP2017532861 | 2015-11-17 | JP2018504032A | 2018-02-08 | リャオ、チ−ファン |
| 相補的共通ゲートおよび共通ソース増幅器おける利得制御が開示されている。例示的な実施形態において、装置は、第1の増幅された信号を生成するために、入力端子における入力信号を増幅するように構成された第1の増幅段を含む。第1の増幅段は、第1の増幅段の利得を設定するために、選択的に電流を分流する電流分流器を含む。装置はまた、第2の増幅された信号を生成するために、入力端子における入力信号を増幅するように構成された第2の増幅段を含む。第2の増幅段は、第2の増幅段の利得を設定するための、利得制御回路を含む。【選択図】図7 | ||||||
| 65 | 能動ＲＣフィルタ | JP2017531913 | 2015-12-14 | JP2017538364A | 2017-12-21 | コルビシュレイ、フィル |
| 演算増幅器は、差動入力信号18、20を受信して増幅することによって第一差動出力信号22、24を提供するように設けられた第一差動対トランジスタ8、10を備えた第一増幅段4と、第一差動出力信号22、24を受信して増幅することによって第二差動出力信号38、40を提供するように設けられた第二差動対トランジスタ26、28を備えた第二増幅段6と、を備える。【選択図】図1 | ||||||
| 66 | 差動増幅器 | JP2017531903 | 2015-12-14 | JP2017538363A | 2017-12-21 | コルビシュレイ、フィル |
| トランジスタの差動対6、8と、テールトランジスタ10と、を備えたロングテール対トランジスタ構成2と、自回路のフィードバック電流を変化させことによって複製電圧を基準電圧に一致させるように構成された複製回路4と、を備える差動増幅器であって、複製回路4のフィードバック電流を変化させることによって、ロングテール対トランジスタ構成2のテールトランジスタ10に、テールトランジスタ10を流れるテール電流を制御するバイアス電圧を供給し、ロングテール対トランジスタ構成2の同相電圧を決定する。【選択図】図1 | ||||||
| 67 | 電力増幅器において供給感度を低減するための回路および方法 | JP2017521136 | 2015-10-13 | JP2017531407A | 2017-10-19 | スクデリ、アントニーノ; ハドジクリストス、アリストテール |
| 一実施形態において、本開示は、入力信号を受けるための入力と、出力ノードに結合された出力とを有する第1の電力増幅器のステージを備える回路を含み、第1の電力増幅器のステージは、時変電源電圧を受ける。回路は、入力信号を受けるための入力と、出力ノードに結合された出力とを有する、第1の電力増幅器のステージと並列に構成される第2の電力増幅器のステージをさらに含み、第2の電力増幅器のステージは、時変電源電圧を受ける。第1の電力増幅器のステージの第1の利得は、電源電圧が第1の低電圧範囲にあるとき減少し、および第2の電力増幅器のステージの第2の利得は、第1の低電圧範囲における第1の電力増幅器のステージの減少する利得を補う。 | ||||||
| 68 | ドハティ増幅器 | JP2015003565 | 2015-01-09 | JP6122044B2 | 2017-04-26 | 一考 高木; 直孝 冨田 |
| 69 | 光変調器ドライバ回路および光送信器 | JP2015515910 | 2014-05-09 | JPWO2014181869A1 | 2017-02-23 | 宗彦 長谷; 秀之 野坂; 敏洋 伊藤; 浩一 村田; 裕之 福山; 隆志 才田; 新 亀井; 裕史 山崎; 順裕 菊池; 弘 小泉; 正史 野河; 宏明 桂井; 寛之 鵜澤; 智由 片岡; 直樹 藤原; 広人 川上; 建吾 堀越; イブス ボウビア; 幹夫 米山; 茂樹 相澤; 昌弘 鈴木 |
| 光変調器ドライバ回路(1)は、増幅器(50,Q10,Q11,R10〜R13)と、所望の動作モードに応じて増幅器(50)の電流量を調整可能な電流量調整回路(51)とを備える。電流量調整回路(51)は、所望の動作モードを示す2値の制御信号に応じて個別にON/OFF可能な2個以上の電流源(IS10)からなる。 | ||||||
| 70 | 光変調器ドライバ回路および光送信器 | JP2015515910 | 2014-05-09 | JP6052932B2 | 2016-12-27 | 長谷 宗彦; 野坂 秀之; 伊藤 敏洋; 村田 浩一; 福山 裕之; 才田 隆志; 亀井 新; 山崎 裕史; 菊池 順裕; 小泉 弘; 野河 正史; 桂井 宏明; 鵜澤 寛之; 片岡 智由; 藤原 直樹; 川上 広人; 堀越 建吾; ボウビア イブス; 米山 幹夫; 相澤 茂樹; 鈴木 昌弘 |
| 71 | 分布型増幅器 | JP2015045237 | 2015-03-06 | JP2016165085A | 2016-09-08 | 佐藤 優; 倉橋 菜緒子 |
| 【課題】出力電力を維持し、少ないサイズ増加で、高遮断周波数の分布型増幅器の実現。 【解決手段】入力側伝送線路と、M(M:2以上の整数)組の増幅回路と、M組の出力側伝送線路と、合成回路と、を有し、入力側伝送線路は、それぞれが同一線路長のM×N(N:2以上の整数)個の単位伝送線路31-1-31-2Nを直列に接続した入力側直列線路と、入力側終端抵抗32と、を有し、M組の増幅回路はそれぞれN個の増幅器33-1A-33-NA,33-1B-33-NBを有し、i(i:1以上、M以下の整数)番目の組のN個の増幅器は、((k−1)M+i)(k:1以上、N以下の整数)番目の入力側直列線路の入力ノードを入力とし、出力側伝送線路は、N個の増幅器の出力間に直列に接続され、各段の増幅器の出力の位相が一致する線路長を有するN個の伝送線路34-1A-34-NA,34-1B-34-NBを含む出力側直列線路を有する分布型増幅器。 【選択図】図5 |
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| 72 | ドハティ増幅器 | JP2015003565 | 2015-01-09 | JP2016129311A | 2016-07-14 | 高木 一考; 冨田 直孝 |
| 【課題】より広い周波数帯域のバックオフ時の高周波信号を効率よく増幅することができるドハティ増幅器を提供することである。 【解決手段】実施形態のドハティ増幅器は、分配器と、合成器と、キャリアアンプと、ピークアンプとを持つ。分配器は、入力端子に接続される。合成器は、出力端子に接続される。キャリアアンプは、入力側二端子対回路と、増幅素子と、出力側二端子対回路とを持つ。ピークアンプは、入力側二端子対回路と、増幅素子と、出力側二端子対回路とを持つ。実施形態のドハティ増幅器は、合成器が合成点でキャリアアンプの出力側二端子対回路とピークアンプの出力側二端子対回路とが出力端子に対して並列接続される並列接続負荷型とし、合成点から出力端子を見た負荷アドミッタンスが複素数である。 【選択図】図2 |
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| 73 | Amplifier module having a plurality of operation modes | JP2012523738 | 2010-08-04 | JP5591929B2 | 2014-09-17 | プレッチャー、ナサン・エム．; ハドジクリストス、アリストテレ; ネジャティー・ババク |
| 74 | Cascode connection circuit | JP2005239524 | 2005-08-22 | JP5211421B2 | 2013-06-12 | 宗山 天清; 隆之 松塚; 晃 井上 |
| 75 | Reduce the parasitic oscillation was transistor amplifier | JP2001504069 | 2000-06-09 | JP5198700B2 | 2013-05-15 | ティーター，ダグラス・エイ; プラッツカー，アリエ |
| 76 | Bias circuit | JP2009233570 | 2009-10-07 | JP5161856B2 | 2013-03-13 | 敦史 福田; 浩司 岡崎; 祥一 楢橋 |
| 77 | Transistor amplifier having reduced parasitic oscillation | JP2011266764 | 2011-12-06 | JP2012075178A | 2012-04-12 | DOUGLAS A TEETER; PLATICAR ARIE |
| PROBLEM TO BE SOLVED: To provide a transistor amplifier having reduced parasitic, or parametric, oscillations.SOLUTION: A transistor device 12" having a plurality of transistor cells 15" includes a plurality of filters 18". Each one of the filters is coupled between an input node 20" and a corresponding one of control electrodes 17 of the plurality of transistor cells. A semiconductor provides a common active region for the plurality of transistor cells. Each one of the filters comprises: a conductive layer; a dielectric layer disposed on the conductive layer; a resistive layer disposed over the dielectric layer; a conductive electrode disposed in electrical contact with a first portion of the resistive layer and providing the input node; and a connector in electrical contact with a second portion of the resistive layer displaced from the first portion of the resistive layer which passes through the dielectric and is in electrical contact with the first conductor. | ||||||
| 78 | Semiconductor amplifier circuit | JP2004172186 | 2004-06-10 | JP4568033B2 | 2010-10-27 | 治夫 小島 |
| 79 | Amplifier circuit | JP2006161067 | 2006-06-09 | JP2007329831A | 2007-12-20 | ZAMAN IQBAL KAZI; ITO JUNJI; MASAGAKI TOSHIHIRO |
| PROBLEM TO BE SOLVED: To provide an amplifier circuit having excellent NF characteristics even in a high frequency region. SOLUTION: The amplifier circuit is provided with an emitter-grounded first bipolar transistor and a bias circuit of the first bipolar transistor. The bias circuit is provided with a second bipolar transistor constituting a current mirror circuit with the first bipolar transistor, a first resistor connected to respective bases of the first bipolar transistor and the second bipolar transistor, and a third bipolar transistor whose emitter is connected to the respective bases of the first bipolar transistor and the second bipolar transistor through the first resistor and the base is connected to the collector of the second bipolar transistor. The first bipolar transistor amplifies signals inputted to the base of the first bipolar transistor and outputs them from the collector of the first bipolar transistor. COPYRIGHT: (C)2008,JPO&INPIT | ||||||
| 80 | Cascode connection circuit | JP2005239524 | 2005-08-22 | JP2007059433A | 2007-03-08 | AMASUGA HIROTAKA; MATSUZUKA TAKAYUKI; INOUE AKIRA |
| PROBLEM TO BE SOLVED: To obtain a cascode connection circuit in which manufacturing cost can be reduced by suppressing a variation caused by an optimal operation capacity. SOLUTION: The cascode connection circuit of two field effect transistors (hereinafter, referred to "FET") comprises a first FET having a grounded source, a second FET having a source connected with the drain of the first FET, and a Schottky barrier diode having an anode connected with the source of the first FET, and a cathode connected with the gate of the second FET. COPYRIGHT: (C)2007,JPO&INPIT | ||||||
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