| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 41 | 用于场效应晶体管的偏置装置 | CN00806145.9 | 2000-03-31 | CN1158754C | 2004-07-21 | P·-O·M·布兰德特 |
| 一种功率放大器，用于具有一个低的单端电源电压和一个高需求输出功率的应用。所述放大器包括栅极耦合到输入(Pin)和漏极通过一个阻抗匹配级(60，70)耦合到输出(Pin)的一个FET(10)。晶体管栅极由一个阻抗(30)来偏置以及一个源极偏置元件(90，91)与旁路电容器(80，81)并联并将源极耦合接地。在晶体管源极和阻抗匹配级之间提供一个公共端(A)，并通过源极偏置元件接地。这对提高通过旁路电容器察觉的源极的阻抗有效果。能显著的降低经过源极旁路电容器元件的峰值电流，特别是降低到允许能更好控制电容器的尺寸以及能在芯片上实施。 | ||||||
| 42 | 内含分布式电容的功率放大器 | CN03145879.3 | 2003-07-17 | CN1481073A | 2004-03-10 | 赵镇旭; 薛红喜 |
| 本发明公开了一种功率放大器集成电路，其包括多个内含一基极的晶体管、多个与上述晶体管对应的镇流电阻、以及一电容。其中，每一镇流电阻的一端与其相对应的晶体管的基极连接，另一端则连接至一直流节点。上述电容的一端连接至一射频节点，而该电容的另一端则与上述多个晶体管的基极连接。 | ||||||
| 43 | 具有高功率附加效率的射频功率放大器 | CN01812177.2 | 2001-05-02 | CN1440589A | 2003-09-03 | R·A·梅克 |
| 概括地说，本发明提供了一种在高输出功率下显示出高功率附加效率(PAE)的射频(RF)功率放大器。该功率放大器的设计基于开关晶体管或受电压控制(对应于场效应晶体管，即FET)或受电流控制(对应于双极晶体管)而不受两者同时控制这一观察结果。因此，激励放大器不需产生功率使末级以开关方式动作。这一观点同传统知识，即高效率功率放大器级间阻抗匹配设计概念正好相反。在电压和电流必然同时存在的通带(谐振)网络(例如RF功率放大器)中，不可能仅产生电压波形或电流波形。本发明的一个特点是，电压(或电流)波形幅值保持不变时，功率传递非但未最大化，功耗反而降低了。本发明的另一个特点是，激励级同末级均设计为开关操作方式。在此情况下，级间网络设计与E类输出级设计相似。然而，级间网络的目的不是在负载两端产生最大功率(如同E类输出级)，而是在激励级负载(即开关输入)两端产生最大电压。在该方案中，开关的输入激励应足够高，以降低激励级的工作电压。激励级工作电压的降低进一步降低了激励级的DC电源功率，从而提高了PAE。 | ||||||
| 44 | 放大器电路和多级放大器电路 | CN97103122.3 | 1997-03-13 | CN1090839C | 2002-09-11 | 川合贵久; 冈本逸雄 |
| 放大器电路包括：一个第一增强型FET，有一个栅极，加有输入信号及一个栅偏置电压，和一个漏极，通过它输出放大的输出信号，以及一个第二增强型FET，有一个漏极同漏极电压源相连，一个源极同第一FET的漏极相连，和一个栅极，加有提供给第一FET控制漏极电压的控制信号。 | ||||||
| 45 | 放大器电路和多级放大器电路 | CN97103122.3 | 1997-03-13 | CN1170988A | 1998-01-21 | 川合贵久; 冈本逸雄 |
| 放大器电路包括:一个第一增强型FET,有一个栅极,加有输入信号及一个栅偏置电压,和一个漏极,通过它输出放大的输出信号,以及一个第二增强型FET,有一个漏极同漏极电压源相连,一个源极同第一FET的漏极相连,和一个栅极,加有提供给第一FET控制漏极电压的控制信号。 | ||||||
| 46 | 同調半導体増幅器 | JP2016191254 | 2016-09-29 | JP2017073769A | 2017-04-13 | ウォルター エイチ.ナギー; リンドン パティソン |
| 【課題】高周波及び/又は高出力で動作する集積半導体トランジスタの性能を改善する方法及び構造を提供すること。 【解決手段】2つのコンデンサが半導体トランジスタの入力に接続され、第2高調波発生を抑圧し、且つデバイスの入力インピーダンスを変換及び整合させるために同調される。2段階チューニング手順を備えている。トランジスタは窒化ガリウムを含み得る。トランジスタは、1000Wまでの電力を扱うことができるパワートランジスタとして構成され得る。同調トランジスタは、60%を超えるピークドレイン効率を備え、6GHzまでの周波数で動作し得る。 【選択図】図5 |
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| 47 | カスコードアンプ | JP2014545521 | 2012-11-09 | JPWO2014073091A1 | 2016-09-08 | 勝也 嘉藤; 宮下 美代; 美代 宮下; 俊英 岡; 堀口 健一; 健一 堀口; 森 一富; 一富 森; 謙治 向井; 孝信 藤原 |
| 複数のソース接地トランジスタ(3)が互いに並列に接続され、複数のゲート接地トランジスタ(4)が互いに並列に接続されている。複数のゲート接地トランジスタ(4)のソース(4s)が複数のソース接地トランジスタ(3)のドレイン(3d)にそれぞれ接続されている。複数のグラウンドパッド(5)が複数のソース接地トランジスタ(3)のソース(3s)に接続されている。複数の接地容量(6)が複数のゲート接地トランジスタ(4)のゲート(4g)とグラウンドパッド(5)との間に接続されている。グラウンドパッド(5)と複数のゲート接地トランジスタ(4)との間において、複数のソース接地トランジスタ(3)と複数の接地容量(6)が交互に配置されている。 | ||||||
| 48 | 増幅器 | JP2013226714 | 2013-10-31 | JP2015088975A | 2015-05-07 | 三輪 真一; 佐藤 邦宏 |
| 【課題】本発明は、汎用性の高い増幅器を提供することを目的とする。 【解決手段】本願の発明に係る増幅器は、トランジスタチップ30と、下部電極、誘電体、及び上部電極で形成されたMIMキャパシタを複数有するキャパシタ群24を備えた整合用チップ16と、該トランジスタチップ30と、該キャパシタ群24のいずれか1つの該MIMキャパシタの該上部電極と、を接続し、高周波信号を伝送するボンディングワイヤ42と、該トランジスタチップ30と該整合用チップ16を収容するケース12と、を備え、複数の該MIMキャパシタの該下部電極は接地され、該キャパシタ群24の該MIMキャパシタの容量値は互いに異なることを特徴とする。 【選択図】図1 |
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| 49 | Amplifier module having a plurality of operation modes | JP2012523738 | 2010-08-04 | JP2013501470A | 2013-01-10 | プレッチャー、ナサン・エム．; ハドジクリストス、アリストテレ; ネジャティー・ババク |
| 複数の動作モードを備えた増幅器モジュールが記述される。 例示的な設計において、増幅器モジュールは、増幅器（例えば、電力増幅器）、スイッチ、および、出力回路を含む。 増幅器は、第１のモードで入力信号を受取って増幅し増幅信号を提供する。 スイッチは増幅器の出力に結合され、第２のモードで増幅器をバイパスしてバイパス信号を提供する。 出力回路は増幅器およびスイッチに結合される。 出力回路は第１のモードで増幅器のための出力インピーダンス整合を行う。 出力回路は、さらに、（i）第１のモードで増幅信号を受取って出力信号を提供し、（ｉｉ）第２のモードでバイパス信号を受取ってて出力信号を提供する。 増幅器は第１のモードでイネーブルされ、第２のモードでディセーブルされうる。 | ||||||
| 50 | Dual bias control circuit | JP2007535310 | 2005-10-05 | JP5064224B2 | 2012-10-31 | イェルーン、スルイテル; ドミトリ、ペー．プリクホドコ; ピーテル、ロク; レムコ、オーエイマン |
| 51 | mmic distribution amplifier gate control using active bias | JP2006536620 | 2004-09-03 | JP4750710B2 | 2011-08-17 | ジェームス ジュニア レテルニー、トーマス |
| 52 | Bias circuit | JP2009233570 | 2009-10-07 | JP2011082809A | 2011-04-21 | FUKUDA ATSUSHI; OKAZAKI KOJI; NARAHASHI SHOICHI |
| <P>PROBLEM TO BE SOLVED: To provide a bias circuit compatible with multi-band. <P>SOLUTION: A bias circuit includes: a bias supply terminal 800; a parallel capacitor 3 connected at one end thereof to the bias supply terminal 800 and grounded at the other end thereof; and a parallel circuit 3L connected in parallel with the parallel capacitor 3 and connected at one end thereof to the bias supply terminal 800. Under the condition of 2≤N, the parallel circuit 3L includes: a direct-current power supply connection terminal 600; N parallel inductors 2<SB>1</SB>to 2<SB>N</SB>connected in series with each other between the bias supply terminal 800 and the direct-current power supply connection terminal 600; and N-1 series resonators 9<SB>1</SB>to 9<SB>N-1</SB>. Each series resonator 9<SB>1</SB>to 9<SB>N-1</SB>includes: resonant capacitors 7<SB>1</SB>to 7<SB>N-1</SB>connected at one end thereof to a connecting point between adjacent parallel inductors; and resonant inductors 8<SB>1</SB>to 8<SB>N-1</SB>connected at one end thereof to the other end of the resonant capacitor 7<SB>1</SB>to 7<SB>N-1</SB>and grounded at the other end thereof. <P>COPYRIGHT: (C)2011,JPO&INPIT | ||||||
| 53 | Bias configuration for the field-effect transistor | JP2000611377 | 2000-03-31 | JP4430246B2 | 2010-03-10 | ペル−オロフ， マグヌス ブランデト， |
| 54 | 可変利得増幅器及びその制御方法 | JP2007539745 | 2005-09-30 | JPWO2007043122A1 | 2009-04-16 | 知之 荒井 |
| 第1の電界効果トランジスタを有し、その第1の電界効果トランジスタのゲートに入力される信号を増幅して出力する第1の増幅回路(106)と、第1の増幅回路のゲートバイアスを制御することにより第1の増幅回路の利得を制御するゲートバイアス制御回路(102)と、第1の増幅回路のゲートに接続される容量を制御することにより第1の増幅回路の利得を制御する可変整合回路(103)とを有する可変利得増幅器が提供される。 | ||||||
| 55 | Solid-state imaging device and imaging apparatus | JP2006185981 | 2006-07-05 | JP2008017155A | 2008-01-24 | YOSHIDA HIROSHI; MATSUNAGA MASAYUKI; MUROSHIMA TAKAHIRO |
| <P>PROBLEM TO BE SOLVED: To provide a solid-state imaging device and an imaging apparatus with the occurrence of streaking being suppressed effectively. <P>SOLUTION: The solid-state imaging device includes a pixel array where the pixels for performing photoelectric conversion are arranged in a matrix form, and a column amplifier 7 for amplifying image signal that has been output from each pixel. The column amplifier 7 consists of amplifiers 8, each being disposed by row and is connected to a power supply voltage supply part and the grounding. Power supply side impedance is larger than the grounding-side impedance, as viewed from the amplifier 8. <P>COPYRIGHT: (C)2008,JPO&INPIT | ||||||
| 56 | Variable gain amplifier | JP2005346282 | 2005-11-30 | JP2007158380A | 2007-06-21 | MIYAZAKI TAKAHITO; KOJIMA ITSUKI |
| PROBLEM TO BE SOLVED: To provide a variable gain amplifier that cannot be subjected to disturbances and interferences from other circuit blocks, such as carrier leakage, easily even if composing a plurality of circuits on the same semiconductor substrate, and has small variations in output impedance. SOLUTION: In the variable gain amplifier 122, a transistor 101 for signal amplification has a dedicated pad 110 for grounding to which no other circuit blocks are connected, and the grounding terminal of an output impedance correction circuit 116 is connected to the dedicated pad 110 for grounding, thus achieving the variable gain amplifier that cannot be subjected to other disturbances and interferences, such as carrier leakage, easily, and has small variations in the output impedance. COPYRIGHT: (C)2007,JPO&INPIT | ||||||
| 57 | Semiconductor amplifier circuit | JP2004172186 | 2004-06-10 | JP2005354348A | 2005-12-22 | KOJIMA HARUO |
| PROBLEM TO BE SOLVED: To provide a semiconductor amplifier circuit capable of preventing its amplifying elements from burning etc., and having higher reliability. SOLUTION: This semiconductor amplifier circuit comprises an FET 13 having a first to third electrodes, a variable constant voltage power source 11 for supplying a bias voltage to the first electrode of this FET 13, a constant voltage power supply 15 for supplying a bias voltage to the second electrode of the FET 13, a protective resistance 12 connected between the variable supply 11 and the first electrode of the FET 13, a voltage detection circuit 16 for detecting a voltage produced between both terminals of this protective resistance 12, and a bias voltage control circuit 14 which is connected between the power supply 15 and the second electrode of the FET 13 and controls the bias voltage to be supplied to the second electrode of the FET 13 by the output of the detection circuit 16. COPYRIGHT: (C)2006,JPO&NCIPI | ||||||
| 58 | Power amplifier integrated circuit | JP2003199877 | 2003-07-22 | JP2004080763A | 2004-03-11 | CHO JIN WOOK; XUE HONGXI |
| PROBLEM TO BE SOLVED: To provide a power amplifier which includes a distributed capacitor in order to solve problems of the conventional technologies. SOLUTION: The power amplifier integrated circuit 50 includes a plurality of transistors 52a, 52b, 52n each including a base; a plurality of ballast resistors 54a, 54b, 54n, which correspond the plurality of transistors 52a, 52b, 52n respectively and each include a first end connected to the corresponding base of each of the transistors, and a second end; an AC node connected to the second end of each of the plurality of resistors 54a, 54b, 54n; an RF node 58 for receiving an RF input signal; and a capacitor 56, including a third end connected to the node 58 and a fourth end connected to the bases of at least two pieces among the plurality of transistors 52, 52b, 52n. COPYRIGHT: (C)2004,JPO | ||||||
| 59 | Reduce the parasitic oscillation was transistor amplifier | JP2001504069 | 2000-06-09 | JP2003502896A | 2003-01-21 | ティーター，ダグラス・エイ; プラッツカー，アリエ |
| (57)【要約】 複数のトランジスタセル（１５”）を有するトランジスタデバイス（１２”）。 セルのそれぞれ１つは、半導体を通るキャリアの流れを制御する制御電極（１７）を有する。 デバイス（１２”）は、入力ノード（２０”）を有する。 複数のフィルタ（１８”）が設けられる。フィルタ（１８”）のそれぞれ１つは、入力ノード（２０”）と、複数のトランジスタセル（１５”）の制御電極（１７）のうちの対応する１つとの間に結合されている。 本発明の１実施形態において、対になった制御電極（１７）が共通領域に接続され、フィルタ（１８”）のそれぞれ１つは、入力ノード（２０”）と、共通領域のうちの対応する１つとの間に結合されている。 半導体によって、複数のトランジスタセル（１５”）の共通活性領域が提供される。フィルタ（１８”）のそれぞれ１つは、導電層（４０）と、導電層（４０）上に配置された誘電層（４２）と、誘電層（４２）の上に配置された抵抗層（４４）と、抵抗層（４４）の第１の部分（５０）に電気的に接触するように配置され入力ノードを提供する導電電極（４６）と、抵抗層（４４）の第１の部分（５０）から離れた抵抗層（４４）の第２の部分（５４）と電気的に接触するコネクタ（５２）であって、誘電体を通り第１の導体（４０）と電気的に接触するコネクタとを含む。 | ||||||
| 60 | Bias configuration for the field-effect transistor | JP2000611377 | 2000-03-31 | JP2002542643A | 2002-12-10 | ペル−オロフ， マグヌス ブランデト， |
| (57)【要約】 本発明は、低シングルエンド供給電圧で高出力電圧が要求されるアプリケーションのための電力増幅器を示したものである。 この増幅器は、入力（Ｐｉｎ）に接続されたゲートと、インピーダンスマッチング段（６０、７０）を介して出力（Ｐｏｕｔ）に接続されるドレインとを有する（ＦＥＴ）１０を備える。 トランジスタのゲートはインピーダンス（３０）によってバイアスがかけられており、バイパスコンデンサ（８０、８１）によって分路が設けられているソースバイアス素子（９０、９１）がソースをアースへ結合している。 共通端子（Ａ）はトランジスタのソースとインピーダンスマッチング段との間に設けられ、ソースバイアス素子を通してアースに接続されている。 これによって、バイパスコンデンサによって見えるソースでのインピーダンスが増加するという効果が得られる。 ソースバイパスコンデンサ素子を通って流れるピーク電流は、結果としてかなり減少し、特に、コンデンサを扱いやすいサイズで、チップに実装可能なレベルにまで減少される。 | ||||||
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