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半导体器件及其制造方法

阅读：249发布：2020-12-12

专利汇可以提供半导体器件及其制造方法专利检索，专利查询，专利分析的服务。并且提供了一种半导体器件及其制造方法。根据示例实施例，该半导体器件包括：衬底，具有有源区；有源区上的栅结构，所述栅结构包括栅介电层和栅电极层，所述栅电极层具有倒圆的上拐角；和栅结构的侧表面上的栅隔墙层，所述栅隔墙层的上表面在比栅电极层的上表面低的高度处。，下面是半导体器件及其制造方法专利的具体信息内容。

权利要求

1.一种半导体器件，包括：
衬底，具有有源区；
所述有源区上的栅结构，所述栅结构包括栅介电层和栅电极层，所述栅电极层具有倒圆的上拐角；和
所述栅结构的侧表面上的栅隔墙层，所述栅隔墙层的上表面在比所述栅电极层的上表面低的高度处。
2.根据权利要求1所述的半导体器件，其中，所述栅电极层在第一方向上延伸以与所述有源区交叉，所述栅电极层在垂直于所述第一方向的第二方向上在两侧具有倒圆的拐角。
3.根据权利要求1所述的半导体器件，其中，所述栅电极层的所述上表面具有上凸形状。
4.根据权利要求1所述的半导体器件，还包括：栅盖层，覆盖所述栅电极层和所述栅隔墙层的上表面。
5.根据权利要求4所述的半导体器件，其中，所述栅隔墙层的不与所述栅结构接触的外侧表面与所述栅盖层的侧表面共面。
6.根据权利要求1所述的半导体器件，其中，所述栅隔墙层的上表面具有下凸形状。
7.根据权利要求1所述的半导体器件，其中，所述栅介电层覆盖所述栅电极层的下表面和侧表面，在所述栅电极层的所述侧表面上，所述栅介电层的上端处于与所述栅电极层的上表面相同的高度，或者处于比所述栅电极层的上表面低的高度。
8.根据权利要求7所述的半导体器件，其中，所述栅介电层的上端所处的高度相比于靠近所述栅电极层的最高部分的程度更靠近所述栅隔墙层的上表面。
9.根据权利要求7所述的半导体器件，其中：
所述栅介电层包括所述衬底上的第一栅介电层以及所述第一栅介电层上并延伸至所述栅电极层的侧表面上的第二栅介电层，以及
所述栅介电层的上端是所述第二栅介电层的上端。
10.根据权利要求1所述的半导体器件，其中，所述栅介电层的上端具有与所述栅电极层的上表面连续的轮廓。
11.根据权利要求1所述的半导体器件，其中，所述栅介电层的上端具有与所述栅隔墙层的上表面连续的轮廓。
12.根据权利要求1所述的半导体器件，其中，所述栅电极层在第一方向上延伸，所述栅电极层的中心区处的厚度大于边缘区处的厚度，所述厚度沿与所述第一方向垂直的第二方向测量。
13.根据权利要求1所述的半导体器件，其中，所述栅电极层的上表面具有两个或更多个曲面。
14.根据权利要求1所述的半导体器件，其中，所述栅电极层包括：
第一导电层，延伸到所述栅隔墙层的侧表面上，和
第二导电层，在所述第一导电层在所述栅隔墙层的侧表面上的部分之间。
15.根据权利要求1所述的半导体器件，还包括：
源/漏区，位于所述栅结构两侧的所述有源区中；以及
接触插寨，连接到所述源/漏区。
16.一种半导体器件，包括：
衬底，具有有源区并具有第一区和第二区；
所述第一区上的第一栅电极层，在第一方向上延伸，所述第一栅电极层具有在与所述第一方向垂直的第二方向上的第一长度；以及
所述第二区上的第二栅电极层，在所述第一方向上延伸，所述第二栅电极层在所述第二方向上的第二长度大于所述第一长度，
其中，所述第一栅电极层和所述第二栅电极层在所述第二方向上的边缘区处具有第一厚度，并且在所述边缘区向内的区域中具有大于所述第一厚度的第二厚度。
17.根据权利要求16所述的半导体器件，其中：
所述第一栅电极层和所述第二栅电极层具有倒圆的上拐角，并且
所述半导体器件还包括分别位于所述第一栅电极层和所述第二栅电极层的侧面上的栅隔墙层，并且所述栅隔墙层的上表面处于比所述第一栅电极层和所述第二栅电极层的上表面低的高度处。
18.根据权利要求16所述的半导体器件，其中，所述第一栅电极层的最大厚度小于所述第二栅电极层的最大厚度。
19.根据权利要求16所述的半导体器件，其中，所述第一栅电极层的上表面具有上凸形状，并且所述第二栅电极层的上表面具有与所述第一栅电极层的上表面的轮廓不同的轮廓。
20.根据权利要求16所述的半导体器件，其中，包括所述第一栅电极层的第一晶体管的操作电压低于包括所述第二栅电极层的第二晶体管的操作电压。
21.一种制造半导体器件的方法，包括：
在具有有源区的衬底上形成栅电极层和面向所述栅电极层的侧壁的栅隔墙层；
部分地去除栅隔墙层，使得所述栅电极层的侧表面的上部暴露；
部分地去除由所述栅隔墙层暴露的所述栅电极层；和
形成覆盖所述栅隔墙层和所述栅电极层的上表面的栅盖层。
22.根据权利要求21所述的方法，其中，部分地去除所述栅电极层包括使所述栅电极层的上拐角倒圆。
23.根据权利要求21所述的方法，其中，部分地去除所述栅电极层包括通过已经从中部分地去除所述栅隔墙层的区域引入蚀刻剂。
24.根据权利要求21所述的方法，其中，部分地去除所述栅隔墙层包括形成具有下凸上表面的栅隔墙层。
25.根据权利要求21所述的方法，其中，所述栅盖层具有围绕所述栅电极层的上表面和一部分侧表面的马蹄铁形状。

说明书全文

半导体器件及其制造方法

[0001] 相关申请的交叉引用

[0002] 2018年8月14日在韩国知识产权局提交的题为“半导体器件及其制造方法”的韩国专利申请No.10-2018-0094973通过引用整体并入本文。

技术领域

[0003] 本公开涉及一种半导体器件及其制造方法。

背景技术

[0004] 随着对半导体器件的高性能、高速、多功能化等的需求增加，半导体器件的集成度也增加。因此，在制造半导体器件时，必须实现具有与半导体器件的高集成度相对应的精细宽度或精细间距的图案。此外，为了克服平面金属氧化物半导体场效应晶体管(MOSFET)由于其尺寸减小而导致的操作特性的限制，正在努力开发包括具有三维结构沟道的FinFET在内的半导体器件。发明内容

[0005] 根据本公开的一个方面，一种半导体器件可以包括：具有有源区的衬底；栅结构，设置在有源区上并包括栅介电层和栅电极层；以及栅间隔层，设置在栅结构的两侧表面上，其上表面位于比栅电极层的上表面的高度低的高度。栅电极层具有上拐角为倒圆的形状。

[0006] 根据本公开的一个方面，一种半导体器件可以包括：衬底，具有有源区并且具有第一区和第二区；第一栅电极层，设置在第一区上，在第一方向上延伸并具有在与第一方向垂直的第二方向上的第一长度；以及第二栅电极层，设置在第二区上，在第一方向上延伸并且具有在第二方向上大于第一长度的第二长度。第一栅电极层和第二栅电极层在第二方向上的边缘区中具有第一厚度，并且在边缘区向内的区域中具有大于第一厚度的第二厚度。

[0007] 根据本公开的一个方面，一种制造半导体器件的方法可以包括：在具有有源区的衬底上形成栅电极层和面向栅电极层的侧壁的栅隔墙层，从上表面部分地去除栅隔墙层以使栅电极层的部分侧表面暴露，从上表面和由栅隔墙层暴露的侧表面部分地去除栅电极层，以及形成覆盖栅隔墙层和栅电极层的上表面的栅盖层。附图说明

[0008] 通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，在附图中：

[0009] 图1示出了根据示例实施例的半导体器件的平面图；

[0010] 图2A和图2B示出了根据示例实施例的半导体器件的横截面图；

[0011] 图3示出了根据示例实施例的半导体器件的一部分的局部分解透视图；

[0012] 图4A和图4B示出了根据示例实施例的半导体器件的一部分的局部放大图；

[0013] 图5和图6示出了根据示例实施例的半导体器件的横截面图；

[0014] 图7示出了根据示例实施例的半导体器件的横截面图；

[0015] 图8示出了根据示例实施例的制造半导体器件的方法的流程图；

[0016] 图9A至图9J示出了根据示例实施例的制造半导体器件的方法中的一些阶段的横截面图；

[0017] 图10示出了包括根据示例实施例的半导体器件的电子设备的框图；和[0018] 图11示出了包括根据示例实施例的半导体器件的系统的示意图。

具体实施方式

[0019] 在下文中，将参考附图来描述示例实施例。

[0020] 图1是根据示例实施例的半导体器件的平面图。为了便于说明，图1中仅示出了半导体器件的主要组件。

[0021] 图2A和图2B是示出了根据示例实施例的半导体器件的横截面图。图2A示出了沿图1中的线I-I'和II-II'的横截面图，图2B示出了沿图1中的线III-III'和IV-IV'的横截面图。

[0022] 参考图1至图2B，半导体器件100可以包括具有第一区R1和第二区R2的衬底101、有源鳍105、第一栅介电层112和第二栅介电层114、栅电极层120、栅隔墙层130、栅盖层140、源/漏区150和接触插塞160。半导体器件100还可以包括器件隔离层107以及第一层间绝缘层192和第二层间绝缘层194。

[0023] 半导体器件100可以包括FinFET器件，即有源鳍105具有鳍结构的晶体管。FinFET器件可以包括第一晶体管TR1和第二晶体管TR2，它们基于彼此交叉的有源鳍105与第一、第二栅结构GS1、GS2定位。第一晶体管TR1和第二晶体管TR2可以是n型或p型金属氧化物半导体场效应晶体管(MOSFET)。第一晶体管TR1和第二晶体管TR2可以具有不同的阈值电压以具有不同的操作电压。例如，当第一晶体管TR1和第二晶体管TR2是相同导电类型的晶体管时，第一晶体管TR1可以具有比第二晶体管TR2低的阈值电压和操作电压。根据示例实施例，阈值电压和操作电压的量值可以使用其绝对值来比较。第一晶体管TR1和第二晶体管TR2可以构成半导体器件100中的相同或不同电路。

[0024] 衬底101可以具有不同的第一区R1和第二区R2，并且第一区R1和第二区R2可以是分别设置第一晶体管TR1和第二晶体管TR2的区域。第一区R1和第二区R2可以设置为在半导体器件100中彼此间隔或彼此相邻。

[0025] 衬底101可以具有在X和Y方向上延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。衬底101可以体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等形式提供。

[0026] 器件隔离层107可以在衬底101中限定有源鳍105，如图2B所示。器件隔离层107可以例如通过浅沟槽隔离(STI)工艺形成。根据示例实施例，器件隔离层107可以在相邻的有源鳍105之间包括延伸到衬底101的下部中的区域，从而在该区域中相对更深。根据示例实施例，器件隔离层107还可以具有弯曲的上表面，该上表面在高度方向上的高度朝向有源鳍105增加，并且器件隔离层107的上表面和下表面的形式不限于附图的图示。器件隔离层107可以由绝缘材料形成。器件隔离层107可以由例如氧化物、氮化物或其组合形成。

[0027] 有源鳍105可以由器件隔离层107在衬底101中限定，并且可以设置为在一个方向(例如，X方向)上延伸。有源鳍105可以具有线形或条形，例如，具有在X方向上延伸的纵向方向，并且从衬底101突出以在器件隔离层107之间延伸。虽然图1示出了在第一区R1和第二区R2中的每一个区域中三个有源鳍105在Y方向上彼此间隔开，但是有源鳍105的布置和数量不限于此。此外，在示例实施例中，构成第一晶体管TR1和第二晶体管TR2中每一个晶体管的有源鳍105的数量可以不同地改变。

[0028] 有源鳍105可以由衬底101的一部分形成，或者可以包括从衬底101生长的外延层。有源鳍105可以在第一栅结构GS1和第二栅结构GS2以及栅隔墙层130的两侧部分地凹进，并且源/漏区150可以形成在凹进的有源鳍105上。因此，如图2A所示，第一栅结构GS1和第二栅结构GS2下方的有源鳍105可以具有相对高的高度。在示例实施例中，有源鳍105可以包括杂质。

[0029] 第一栅结构GS1和第二栅结构GS2可以设置为在有源鳍105上在一定方向(例如，Y方向)上延伸同时与有源鳍105交叉。第一栅结构GS1和第二栅结构GS2各自可以包括第一栅介电层112和第二栅介电层114以及栅电极层120。第一栅结构GS1和第二栅结构GS2可以具有相同的结构或者可以具有不同的结构。例如，在第一栅结构GS1和第二栅结构GS2中，第一栅介电层112和第二栅介电层114可以具有不同的成分和/或厚度，并且栅电极层120的配置可以彼此不同。

[0030] 第一栅介电层112和第二栅介电层114可以设置在有源鳍105和栅电极层120之间。例如，如图2A中所示，第一栅介电层112可以设置在栅电极层120的下表面上，第二栅介电层
114可以设置为覆盖栅电极层120的下表面和侧表面，例如第一栅介电层112可以仅在第二栅介电层114的下表面和有源鳍105之间。在另一示例中，第二栅介电层114也可以仅设置在栅电极层120的下表面上。

[0031] 在栅电极层120的侧表面上，第二栅介电层114的上端可以位于与栅电极层120的上表面的高度相同或更低的高度。第二栅介电层114的上端可以更靠近栅隔墙层130的上表面，而不是靠近最大高度在其中心区的栅电极层120的最高部分。第二栅介电层114的上端可以具有与栅电极层120的上表面连续的轮廓。例如，在横截面图中，第二栅介电层114的上表面可以与栅电极层120的上表面形成基本上连续的曲线而没有拐点。在第二栅介电层114的上端处，第二栅介电层114与栅电极层120接触的内侧表面的高度可以高于其与栅隔墙层130接触的外侧表面的高度。

[0032] 第一栅介电层112和第二栅介电层114可以包括不同的材料。第一栅介电层112可以由介电材料例如氧化硅、氮氧化硅或其组合形成。第二栅介电层114可以包括介电常数高于第一栅介电层112的介电常数的材料，并且可以包括例如氧化物、氮化物或高k材料。然而，示例实施例不限于此。高k材料可以指介电常数高于氧化硅(SiO2)的介电常数的介电材料。高k材料可以是例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化硅锆(ZrSixOy)、氧化铪(HfO2)、氧化硅铪(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(Pr2O3)中的一种或多种。在示例实施例中，第二栅介电层114还可以包括用于增加晶体管阈值电压的元素，例如稀土元素如镧(La)、钆(Gd)、钌(Ru)、钇(Y)或钪(Sc)。这些元素可以通过形成例如电偶极子来增加阈值电压。

[0033] 第一晶体管TR1和第二晶体管TR2的沟道区可以形成在与栅电极层120交叉的有源鳍105中。栅电极层120可以分别在第一区R1和第二区R2中具有在沟道方向上(例如，在X方向上)的第一长度L1和第二长度L2。第一长度L1和第二长度L2可以分别等于或对应于第一晶体管TR1和第二晶体管TR2的沟道长度。第二长度L2可以大于第一长度L1。例如，第一长度L1可以在约3nm至约100nm的范围内，第二长度L2可以在约150nm至约1000nm的范围内。栅电极层120可以分别在第一区R1和第二区R2中具有沿Z方向的第一最大高度H1和第二最大高度H2。第一最大高度H1和第二最大高度H2可以基本上彼此相等，但不限于此。

[0034] 栅电极层120可以具有倒圆的上拐角TC。具体地，如图2A所示，栅电极层120可以具有X方向上两侧的拐角被倒圆的形状，例如，每个栅电极层120的顶部拐角可以在X方向上彼此间隔开并且可以是倒圆的。因此，栅电极层120在其延伸方向上(例如，在Y方向上)在边缘区中可以具有最小厚度。例如，每个栅电极层120的顶部拐角TC可以例如沿着相应栅电极层120在Y方向上的整个长度例如连续地倒圆(例如，弯曲)，从而在相应栅电极层120的顶部边缘区处例如沿着X方向测量的宽度减小。

[0035] 由于栅电极层120具有这样的形状，即在顶部边缘区处在X方向上的宽度减小，所以栅电极层120可以确保在X方向上的分离距离L3。分离距离L3是指沿X方向从栅电极层120与接触插塞160相邻的外侧表面到该相邻的接触插塞160的外侧表面的距离。因此，即使在发生接触插塞160未对准和/或栅电极层120高度偏差的情况下，也可以抑制甚至防止在栅电极层120和接触插塞160之间发生电短路。

[0036] 栅电极层120的上表面整体上可以具有上凸形状。栅电极层120的上表面可以在第一栅结构GS1和第二栅结构GS2中具有不同的轮廓。然而，在示例实施例中，栅电极层120可以在两个上拐角TC不是尖角而是其角度减轻的范围内具有各种形状。以下将参考图3更详细地描述栅电极层120的形状。

[0037] 根据示例实施例，栅电极层120可以分别由单层形成，或者可以具有多个层相堆叠的形式。栅电极层120可以包括例如TiN、TaN、W、WCN、TiAl、TiAlC、TiAlN或其组合，但不一定由金属材料形成。在另一示例中，根据示例实施例，栅电极层120可以由半导体材料例如多晶硅形成。

[0038] 栅隔墙层130可以设置在第一栅结构GS1和第二栅结构GS2的两侧。栅隔墙层130可以将源/漏区150与栅电极层120隔离。在栅隔墙层130的情况下，其面向第一栅结构GS1和第二栅结构GS2的内侧表面可以与第二栅介电层114接触，并且其外侧表面可以与源/漏区150和第一层间绝缘层192接触。相对于衬底101的底表面，栅隔墙层130的厚度(例如，沿着Z方向的高度)可以小于栅电极层120的厚度。因此，栅隔墙层130的上表面的高度可以等于或低于栅电极层120的上表面的高度，并且可以低于栅电极层120的最高部分的高度。栅隔墙层130的上表面可以具有下凸形状。因此，栅隔墙层130在X方向上可以在其中心区中具有最小厚度并且可以在其边缘区中具有最大厚度。

[0039] 根据示例实施例，栅隔墙层130也可以由多个层形成。栅隔墙层130可以由低介电常数材料形成，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。

[0040] 栅盖层140可以设置为覆盖栅电极层120和栅隔墙层130的上表面。因此，栅盖层140的下表面的轮廓可以沿着栅电极层120和栅隔墙层130的上表面。栅盖层140的下表面在X方向上可以在中心区中具有凹进的区域，并且可以在其边缘区中具有向下突出的区域。栅盖层140的上表面可以是平坦表面，并且栅盖层140可以整体上具有马蹄铁形状，例如，围绕栅电极层120的上表面和侧表面(图3)。栅盖层140在X方向上的侧表面可以与栅隔墙层130的外表面共面。栅盖层140可以由例如氮化硅形成，并且在栅盖层140的成分与栅隔墙层130的成分不同的情况下，它们之间的界面可以被清楚地识别。备选地，即使在栅盖层140的成分类似于栅隔墙层130的成分的情况下，栅盖层140和栅隔墙层130也可以通过不同的工艺形成，并且其物理性质因此可以不同，使得它们之间的界面可以是明显的。

[0041] 源/漏区150可以在例如具有对应栅隔墙层130的第一栅结构GS1和第二栅结构GS2中的每一个的两侧设置在有源鳍105上。源/漏区150可以作为第一晶体管TR1和第二晶体管TR2的源区或漏区。源/漏区150可以具有升高源/漏结构，其上表面高于栅电极层120的下表面，但是不限于此。源/漏区150可以在两个或更多个有源鳍105上彼此连接或者彼此合并，以形成为单个源/漏区150，但是示例实施例不限于此。

[0042] 源/漏区150可以由外延层形成，并且可以包括杂质。例如，当第一晶体管TR1和第二晶体管TR2是p型晶体管时，源/漏区150可以包括p型掺杂的硅锗(SiGe)。在另一示例中，当第一晶体管TR1和第二晶体管TR2是n型晶体管时，源/漏区150可以包括n型掺杂的硅(Si)。在示例实施例中，源/漏区150可以包括多个区域，这多个区域包括不同的元素浓度和/或不同的掺杂元素。

[0043] 接触插塞160可以穿透第一层间绝缘层192和第二层间绝缘层194以连接到源/漏区150。接触插塞160可以电连接到其他组件(例如，布线)，使得信号可以施加到源/漏区150。接触插塞160可以形成为使源/漏区150的一部分凹进，以连接到源/漏区150，但是示例实施例不限于此。接触插塞160可以具有在第一栅结构GS1和第二栅结构GS2的延伸方向上(例如，在Y方向上)延伸的伸长形状，并且可以具有例如矩形、椭圆形等形状。

[0044] 接触插塞160可以包括插塞导电层165和设置在插塞导电层165的下表面和侧表面上与源/漏区150接触的扩散阻挡层162。扩散阻挡层162可以是这样的层，其作为构成插塞导电层165的材料的一部分形成，并且被源/漏区150硅化。接触插塞160可以包括导电材料，例如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、铝(Al)、铜(Cu)、钨(W)、钼(Mo)等。

[0045] 第一层间绝缘层192和第二层间绝缘层194可以设置为覆盖器件隔离层107、源/漏区150和栅盖层140的上表面。第一层间绝缘层192的上表面的高度可以与栅盖层140的上表面的高度基本相同。第一层间绝缘层192和第二层间绝缘层194可以是在工艺中彼此区分的层，并且其相对高度和界面的位置不限于附图中所示的示例。在另一示例实施例中，第一层间绝缘层192和第二层间绝缘层194可以由单层形成。第一层间绝缘层192和第二层间绝缘层194可以包括例如氧化物、氮化物和氮氧化物中的至少一种，并且可以包括低介电常数材料。

[0046] 图3是示出根据示例实施例的半导体器件的一部分的局部分解透视图。

[0047] 参考图3，示出了图1至2B的半导体器件100的第一栅结构GS1、栅隔墙层130和栅盖层140。第一栅结构GS1可以在一个方向上(例如，在Y方向上)延伸，并且栅隔墙层130和栅盖层140也可以沿着第一栅结构GS1在Y方向上延伸。

[0048] 在第一栅结构GS1中，栅电极层120可以具有这样的形状，其中在X方向上彼此间隔开的两个上拐角TC被倒圆。栅电极层120可以形成为其厚度(即，在Z方向上的高度)大于栅电极层120两侧的栅隔墙层130的厚度，因此，例如，栅电极层120的中心在栅隔墙层130上方突出预定长度D1。例如，如图3中所示，栅电极层120的最高点(例如，其中心)在栅隔墙层130的最高点上方突出长度D1。

[0049] 具体地，栅电极层120可以在其中心区中具有第一高度H1(即，沿着Z方向的最大高度)，并且可以在与栅隔墙层130接触的边缘区处具有第三高度H3(即，沿着Z方向的最小高度)。栅电极层120在包括中心区在内的至少一部分中可以具有带有平坦上表面的区域，但是示例实施例不限于此。第一栅结构GS1可以在Y方向上延伸预定长度D2，并且延伸长度D2可以根据示例实施例和第一晶体管TR1的结构而不同地改变。

[0050] 栅隔墙层130可以设置为在第一栅结构GS1的两侧具有第四高度H4(即，最大高度)。第四高度H4可以小于第一高度H1(即，栅电极层120的最大高度)，并且可以与第三高度H3(即，栅电极层120的最小高度)基本相同或者小于第三高度H3。

[0051] 栅盖层140可以设置在第一栅结构GS1和栅隔墙层130上。栅盖层140可以具有平坦的上表面，并且可以具有弯曲的下表面，该弯曲的下表面沿着第一栅结构GS1和栅隔墙层130弯曲。栅盖层140可以在栅电极层120上具有与栅盖层140的中心区对应的第一厚度T1(即，最小厚度)，并且可以在栅隔墙层130上具有与其周边区域对应的第二厚度T2(即，最大厚度)。

[0052] 图4A和4B是示出根据其他示例实施例的半导体器件的一部分的局部放大图。图4A和图4B示出了与图2A的区域“A”相对应的区域。

[0053] 参考图4A，第一栅结构GS1中的第二栅介电层114的上端114E可以在栅电极层120和栅隔墙层130之间具有平坦的上表面。因此，不同于图2A和图3的示例实施例，第二栅介电层114的上端114E可以不具有与栅电极层120连续的轮廓。第二栅介电层114的上端114E可以具有与栅电极层120不连续的轮廓，从而在其与栅电极层120的界面处可以形成台阶。另外，第二栅介电层114的上端114E可以具有与栅隔墙层130不连续的轮廓，并且在它们之间的界面处可以形成台阶。

[0054] 参考图4B，与图2A和3的示例实施例不同，第一栅结构GS1中的第二栅介电层114的上端114E可以不具有与栅电极层120连续的轮廓，并且可以具有与栅隔墙层130连续的轮廓。

[0055] 如上面参考图4A和4B所述，根据示例实施例，可以对第一栅结构GS1和第二栅结构GS2中的第二栅介电层114的上端的形状进行各种修改。这种结构可以通过工艺操作(包括下面参考图9H描述的工艺)中的工艺条件、第二栅介电层114和栅电极层120的材料、栅介电层114的蚀刻速率、栅介电层114相对于栅电极层120的相对蚀刻速率等来控制。

[0056] 图5和图6是示出根据其他示例实施例的半导体器件的横截面图。图5和6示出了对应于图2A的横截面。

[0057] 参考图5，在半导体器件100a中，构成第二栅结构GS2a的栅电极层120a的上表面可以分别具有两个或更多个曲面。第二栅结构GS2a的栅电极层120a中的每一个的最大高度H5可以高于第一栅结构GS1的栅电极层120中的每一个的最大高度H1。

[0058] 取决于X方向上长度的范围，栅电极层120a的上表面的形状可以具有两个或更多个曲面。该形状可以通过在去除栅电极层120a的一部分的工艺(这将在下面参考图9H进行描述)期间根据工艺条件控制蚀刻剂的流动来获得。在这种情况下，栅电极层120a的上拐角TC也可以具有上凸形状，并且栅电极层120a可以在与栅隔墙层130接触的区域中具有最小厚度。

[0059] 在示例实施例中，第二栅结构GS2a中的栅电极层120a的最大高度H5可以与第一栅结构GS1中的栅电极层120的最大高度H1不同。第二栅结构GS2a的栅电极层120a可以具有相对大的长度，并且因此其在栅电极层120a的去除工艺期间由于来自侧面的蚀刻剂而受到影响的程度可以不同于在第一栅结构GS1中影响的程度。第二栅结构GS2a中的栅电极层120a的最大高度H5可以高于第一栅结构GS1中的栅电极层120的最大高度H1。高度之差可以根据栅电极层120和120a的长度、栅隔墙层130的高度、工艺条件等不同地改变。另外，该高度差和栅电极层120a的上表面的形状不一定彼此相关，并且可以独立地应用于上面参考图2A至4描述的示例实施例。

[0060] 参考图6，在半导体器件100b中，栅隔墙层130a可以具有平坦的上表面，并且第一栅结构GS1b和第二栅结构GS2b的栅电极层120b可以具有比图2A的半导体器件100中的形状更凸的上表面。

[0061] 取决于X方向上的宽度、高度、工艺条件等，栅隔墙层130a可以形成为具有平坦的上表面。在这种情况下，栅隔墙层130a也可以设置为低于栅电极层120b。另外，栅电极层120b的上表面可以具有上凸形状，以仅在其中心区中具有最大高度，而并没有平坦区域。然而，栅隔墙层130a的形状和栅电极层120b的上表面彼此不相关，并且可以分别应用于上面参考图2A至5描述的示例实施例。

[0062] 图7是示出了根据其他示例实施例的半导体器件的横截面图。

[0063] 参考图7，在半导体器件100c中，除了第一区R1和第二区R2之外，衬底101还可以具有第三区R3。包括第三栅结构GS3的第三晶体管TR3可以设置在第三区R3中。此外，在第一栅结构GS1c和第二栅结构GS2c中，栅电极层120c可以包括第一导电层123c和第二导电层125c。在第一至第三晶体管TR1、TR2和TR3中，栅电极层120c和120d的上拐角TC可以具有弯曲形状。

[0064] 第三晶体管TR3可以具有与第一晶体管TR1相同的沟道长度，并且可以具有不同的阈值电压或操作电压。例如，第一晶体管TR1可以是n型晶体管，第三晶体管TR3可以是p型晶体管。在这种情况下，在第一区R1和第三区R3中，有源鳍105可以包括不同导电类型的杂质。

[0065] 在第一栅结构GS1c和第二栅结构GS2c中，栅电极层120c的第一导电层123c和第二导电层125c可以包括不同的材料。例如，第一导电层123c可以用于控制功函数，并且可以包括例如TiN、Ta、TaN、TiAl、TiAlC、TiAlN或其组合。第二导电层125c可以包括例如TiN、W、WCN或其组合。

[0066] 在第三栅结构GS3中，栅电极层120d可以包括第一导电层123d和第二导电层126d。例如，第一导电层123d可以由与第一栅结构GS1c和第二栅结构GS2c的第一导电层123c的材料相同的材料形成，第二导电层126d可以由与第一栅结构GSlc和第二栅结构GS2c的第二导电层125c的材料不同的材料形成。另外，第二导电层126d可以具有这样的形状：在上部具有相对宽的宽度，而在下部具有相对细且伸长的延伸部。在下面将参考图9F描述的形成栅电极层120d的工艺中，可以取决于第一导电层123d和第二导电层126d的相对厚度、第三栅结构GS3的大小等来获得这种结构。

[0067] 如上所述，在示例实施例中，半导体器件100c可以包括具有不同阈值电压的多个晶体管TR1、TR2和TR3。在各个晶体管TR1、TR2和TR3中，构成栅电极层120c和120d的导电层123c、123d、125c和126d的数量、材料、结构等可以进行各种改变。尽管示例实施例作为示例示出了栅电极层120c和120d具有倒圆的上拐角TC，但是示例实施例不限于此。例如，第一至第三晶体管TR1、TR2和TR3的栅电极层120c和120d的一部分也可以具有基本上直角的上拐角，并且其它部分可以具有倒圆的上拐角TC。

[0068] 图8是示出了根据示例实施例的制造半导体器件的方法的流程图。图9A至图9J是示出了根据示例实施例的制造半导体器件的方法中的一些阶段的横截面图。图9A至9J示出了对应于图2A的区域。

[0069] 参考图8和图9A，在操作S110中，可以通过图案化具有第一区R1和第二区R2的衬底101来形成有源鳍105，并且可以形成牺牲栅结构180和源/漏区150。此外，在本操作中，还可以形成栅隔墙层130P和第一层间绝缘层192。

[0070] 第一区R1和第二区R2可以分别是晶体管区，并且衬底101可以包括导电区，例如掺杂有杂质的阱结构。有源鳍105可以通过形成器件隔离层107(参见图2B)来限定，并且可以具有从衬底101突出的形状。有源鳍105可以包括杂质区。

[0071] 牺牲栅结构180可以形成在如图2A所示通过后续工艺设置第一栅介电层112和第二栅介电层114、栅电极层120和栅盖层140的区域中。每个牺牲栅结构180可以包括牺牲栅绝缘层182和牺牲栅电极层185。牺牲栅结构180可以形成为还包括设置在牺牲栅电极层185上的牺牲栅盖层。牺牲栅盖层可以通过在形成第一层间绝缘层192时执行的平坦化工艺而去除，因此可以没有留下。牺牲栅绝缘层182可以是绝缘层，牺牲栅电极层185可以是导电层，但不限于此。例如，牺牲栅绝缘层182可以包括例如氧化硅，并且牺牲栅电极层185可以包括例如多晶硅。

[0072] 栅隔墙层130P可以形成在牺牲栅结构180的两个侧壁上。栅隔墙层130P处于栅隔墙层130具有如图2A所示的最终形状之前的状态，并且因此由与附图标记130不同的附图标记130P表示。栅隔墙层130P在其形成时可以形成为具有变窄的顶部，然后，顶部可以在形成第一层间绝缘层192时执行的平坦化工艺中去除。因此，栅隔墙层130P可以具有平坦的上表面，如图中所示。

[0073] 源/漏区150可以形成在去除有源鳍105在栅隔墙层130两侧的一部分之后凹进的有源鳍105上。源/漏区150可以使用例如选择外延生长(SEG)工艺形成。源/漏区150可以包括掺杂有杂质的半导体材料，例如Si、SiGe或SiC。具体地，源/漏区150可以包括n型或p型杂质。杂质可以在源/漏区150的形成期间原位掺杂，或者可以在生长源/漏区之后单独注入。源/漏区150可以在生长工艺期间沿结晶学上稳定的平面生长，从而在Y方向上具有例如五边形、六边形或类似形状的横截面，但是示例实施例不限于此。

[0074] 第一层间绝缘层192可以通过以下操作来形成：沉积绝缘材料以覆盖牺牲栅结构180和源/漏区150，然后通过平坦化工艺暴露牺牲栅电极层185的上表面。第一层间绝缘层
192可以包括例如氧化物、氮化物和氮氧化物中的至少一种，并且可以包括低介电常数材料。

[0075] 参考图8和图9B，在操作S120中，可以去除牺牲栅结构180，从而形成开口OP。

[0076] 可以相对于器件隔离层107、有源鳍105和栅隔墙层130P选择性地去除牺牲栅结构180，以形成暴露器件隔离层107、有源鳍105和栅隔墙层130P的开口OP。可以使用干法蚀刻工艺和湿法蚀刻工艺中的至少一种来执行牺牲栅结构180的去除工艺。

[0077] 参考图8和图9C，在操作S130中，可以在开口OP中形成第一栅介电层112和第二栅介电层114。

[0078] 第一栅介电层112和第二栅介电层114可以形成为在第一区R1和第二R2中具有基本相同的厚度。第一栅介电层112可以形成在有源鳍105的上表面上，暴露于开口OP的下表面。根据示例实施例，第一栅介电层112也可以通过氧化有源鳍105的一部分来形成。第二栅介电层114可以沿着开口OP的侧壁和下表面基本上共形地形成。可以分别执行第一栅介电层112的形成工艺和第二栅介电层114的形成工艺。第一栅介电层112和第二栅介电层114可以使用例如原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)工艺来形成。第一栅介电层112和第二栅介电层114可以包括例如氧化物、氮化物或高k材料。

[0079] 接下来，将参考图8和9D至9F描述在操作S140中形成栅电极层120P。作为示例，图9D至9F示出了在栅电极层120P(参见图9F)由多个导电层形成的情况下的制造方法。

[0080] 参考图9D，可以在开口OP中形成构成栅电极层120P的第一层122。

[0081] 第一层122可以是通过后续工艺形成栅电极层120P一部分的层。例如，当栅电极层120P包括多个导电层时，第一层122可以包括所述多个导电层之中在下部形成的至少一层。
例如，在图7的半导体器件100c的情况下，可以在该操作中形成第一导电层123d。第一层122可以在开口OP中共形地形成在第二栅介电层114上。

[0082] 参考图9E，可以在开口OP中部分地去除第一层122。

[0083] 首先，可以在第一层122上形成涂层CL，以将开口OP的下部填充到预定高度。涂层CL可以包括含碳材料，并且例如可以由非晶碳层(ACL)或碳基旋涂硬掩模(C-SOH)层形成。

[0084] 接下来，可以将开口OP中涂层CL上的第一层122去除到预定深度。该深度可以在例如开口OP的总深度的约20％至约70％的范围内。由涂层CL覆盖的第一层122的下部可以不被去除。通过去除第一层122的上部区域，可以确保用于随后形成的第二层124(参见图9F)的间隙填充空间。

[0085] 在去除第一层122一部分的工艺期间，第一栅介电层112和第二栅介电层114可以保留而不被去除，但是示例实施例不限于此。根据示例实施例，在该操作中，涂层CL上方的第二栅介电层114也可以一起被去除。在这种情况下，在最终获得的结构中，第二栅介电层114可以设置为在栅电极层120的侧面具有相对低的高度。

[0086] 在去除第一层122一部分的去除工艺之后，可以去除涂层CL。可以例如通过灰化或剥离工艺去除涂层CL。

[0087] 参考图9F，可以在开口OP中形成第二层124以构成栅电极层120P。

[0088] 第二层124可以是构成栅电极层120P一部分的层。例如，当栅电极层120P包括多个导电层时，第二层124可以是除了在上面参考图9D描述的操作中形成的层之外的层。例如，在图7的半导体器件100c的情况下，可以在该操作中形成第二导电层126d。可以形成第二层124以完全填充开口OP。第二层124可以由与第一层122的材料相同的材料或不同的材料形成，并且在第二层124由与第一层122的材料相同的材料形成的情况下，第一层和第二层之间的界面可以是难以区分的。

[0089] 在沉积形成第二层124的材料之后，可以从第一层间绝缘层192的上表面去除形成第二层124的材料。该去除工艺可以使用平坦化工艺如化学机械抛光(CMP)来执行。因此，可以形成包括第一层122和第二层124的栅电极层120P。由于栅电极层120P处于具有如图2A所示的最终获得形式之前的状态，栅电极层120P由与图2A的附图标记120不同的附图标记120P表示。在下文中，栅电极层120P可以示出为单层。

[0090] 在示例实施例中，例如，当栅电极层120P由单层形成时，可以在上面参考图9D描述的操作中通过沉积导电材料填充开口OP来形成栅电极层120P。另外，即使当栅电极层120P由多层形成时，在顺序堆叠多层的情况下，可以在上面参考图9D描述的操作中顺序沉积导电材料以填充开口OP，由此形成栅电极层120P。

[0091] 参考图8和图9G，在操作S150中可以去除栅隔墙层130P的一部分。

[0092] 可以相对于第一层间绝缘层192和栅电极层120P选择性地去除栅隔墙层130P。栅隔墙层130P可以使用干法蚀刻或湿法蚀刻工艺从暴露的上部凹进到预定深度D3。考虑到所需栅电极层120的最终高度，可以将深度D3确定为这样的深度，在该深度，栅隔墙层130保持在与所需栅电极层120的最终高度相同的高度或更低的高度。在栅隔墙层130P已经从中去除的区域中可以形成隧道部分ST。隧道部分ST可以具有在Y方向上延伸的形状。例如，在去除栅隔墙层130P的一部分时，在栅隔墙层130P的中心区中执行相对大量蚀刻的情况下，栅隔墙层130在上表面上可以具有凹入区域，但是示例实施例不限于此。

[0093] 在该操作中，栅电极层120P的侧面上的第二栅介电层114可以一起被去除，或者可以保留而不被去除。例如，图4B的示例实施例的情况可以对应于在该操作中将第二栅介电层114与栅隔墙层130P的一部分一起去除而形成的结构。

[0094] 参考图8和图9H，在操作S160中可以去除栅电极层120P的一部分。

[0095] 可以相对于第一层间绝缘层192和栅隔墙层130使栅电极层120P选择性地凹进。在已去除栅电极层120P的区域中可以形成凹进区域GR。可以从暴露的上表面和暴露的侧表面蚀刻栅电极层120P。在蚀刻工艺中，如图9H的放大图中的箭头所示，由于通过隧道部分ST从侧表面以及从上表面供应(例如，引入)蚀刻剂，因此拐角区中的蚀刻量可以相对较大。因此，当在适当的条件下去除栅电极层120P时，例如通过各向同性蚀刻工艺条件而不施加偏压或通过向其施加显著减小的偏压，栅电极层120可以形成为具有倒圆的拐角TC。

[0096] 在该操作中，栅电极层120P的侧面上的第二栅介电层114可以与栅电极层120P的一部分一起被去除。如果构成栅电极层120P的第一层122的上部在上面参考图9E描述的工艺中留下而没有被完全去除，则在该操作中可以从侧表面执行蚀刻，从而去除第一层122的整个上部。

[0097] 通过该操作，可以形成包括第一栅介电层112和第二栅介电层114以及栅电极层120的第一栅结构GS1和第二栅结构GS2。最终，栅电极层120可以形成为从栅隔墙层130向上突出预定长度。

[0098] 参考图8和图9I，在操作S170中，可以在栅电极层120上形成栅盖层140。

[0099] 栅盖层140可以形成为填充凹进区域GR，同时覆盖栅电极层120和栅隔墙层130的上表面。在沉积形成栅盖层140的材料之后，可以执行平坦化工艺。因此，栅盖层140可以形成为填充相邻的第一层间绝缘层192之间的空间并且具有平坦的上表面。栅盖层140可以由例如SiN形成。由于栅盖层140可以具有与栅隔墙层130不同的工艺过程，所以即使在其成分相似的情况下，栅盖层140和栅隔墙层130之间的界面也可以是明显的。

[0100] 参考图8和图9J，在操作S180中，可以形成接触孔PH以暴露源/漏区150。

[0101] 首先，可以在栅盖层140和第一层间绝缘层192上形成第二层间绝缘层194。可以通过去除第一层间绝缘层192和第二层间绝缘层194以暴露源/漏区150来形成接触孔PH。根据深宽比，接触孔PH可以在衬底101的上表面上具有倾斜的侧表面。一起参考图2A，可以在接触孔PH中顺序沉积导电材料，以形成包括扩散阻挡层162和插塞导电层165的接触插塞160。

[0102] 如果接触插塞160形成为与第一栅结构GS1和第二栅结构GS2相邻，则在发生未对准的情况下接触插塞160可能接触与之相邻的栅电极层120的侧表面。在这种情况下，可能发生缺陷例如电短路。然而，在示例实施例中，由于栅电极层120的上部具有倒圆的拐角，因此可以抑制甚至防止这种缺陷。

[0103] 图10是示出了包括根据示例实施例的半导体器件的电子设备的框图。

[0104] 参考图10，根据示例实施例的电子设备1000可以包括通信单元1010、输入单元1020、输出单元1030、存储器1040和处理器1050。

[0105] 通信单元1010可以包括有线/无线通信模块，并且可以包括无线互联网模块、近场通信模块、全球定位系统(GPS)模块、移动通信模块等。通信单元1010中包括的有线/无线通信模块可以通过各种通信协议连接到外部通信网络以发送和接收数据。

[0106] 输入单元1020可以包括机械开关、触摸屏、语音识别模块等，作为允许用户控制电子设备1000的操作的模块。另外，输入单元1020还可以包括使用跟踪球、激光指示器方案等操作的鼠标，或者可以包括手指鼠标设备。此外，输入单元1020还可以包括各种传感器模块，用户通过传感器模块输入数据。

[0107] 输出单元1030可以以语音或图像的形式输出由电子设备1000处理的信息，并且存储器1040可以存储用于处理器1050的处理和控制的程序、数据等。处理器1050可以根据必要的操作将命令传送到存储器1040，从而存储数据或从中取回数据。

[0108] 存储器1040可以通过嵌入在电子设备1000中的接口或通过分离的接口与处理器1050进行通信。例如，当存储器1040通过分离的接口与处理器1050进行通信时，处理器1050可以通过各种接口标准例如安全数字(SD)、安全数字高容量(SDHC)、安全数字扩展容量(SDXC)、MICRO SD、通用串行总线(USB)等来将数据存储在存储器1040中或从存储器1040取回数据。

[0109] 处理器1050可以控制电子设备1000中包括的各个部件的操作。处理器1050可以执行与语音通信、视频电话、数据通信等相关或与多媒体再现和管理相关的控制和数据处理。此外，处理器1050可以处理由用户通过输入单元1020进行的输入，并且可以通过输出单元
1030输出处理后的结果。此外，处理器1050可以将控制电子设备1000的操作所必需的数据存储在存储器1040中，或者可以从存储器1040中取回数据。处理器1050和存储器1040中的至少一个可以包括根据如上面参考图1至7所述的各种示例实施例的半导体器件。

[0110] 图11是示出了包括根据示例实施例的半导体器件的系统的示意图。

[0111] 参考图11，系统2000可以包括控制器2100、输入/输出设备2200、存储器2300和接口2400。系统2000可以是移动系统或者发送或接收信息的系统。移动系统可以是例如个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器或存储卡。

[0112] 控制器2100可以执行程序，并且可以用于控制系统2000。例如，控制器2100可以是微处理器、数字信号处理器、微控制器或类似设备。

[0113] 输入/输出设备2200可以用于输入或输出系统2000的数据。系统2000可以使用输入/输出设备2200连接到外部设备(例如，个人计算机或网络)，以与外部设备交换数据。输入/输出设备2200可以是例如键区、键盘或显示器。

[0114] 存储器2300可以在其中存储用于控制器2100的操作的代码和/或数据，或者可以在其中存储控制器2100处理过的数据。

[0115] 接口2400可以用作系统2000和外部不同设备之间的数据传输路径。控制器2100、输入/输出设备2200、存储器2300和接口2400可以经由总线2500彼此通信。

[0116] 控制器2100或存储器2300中的至少一个可以包括根据如上面参考图1至7所述的各种示例实施例的半导体器件。

[0117] 如上所述，根据示例实施例，通过控制栅电极的形状，可以提供具有改善可靠性的半导体器件。此外，通过首先使栅隔墙层凹进然后使栅电极层凹进，可以提供制造具有改善可靠性的半导体器件的方法。也即，栅隔墙层可以首先在制造工艺中凹进，然后从侧表面以及上表面蚀刻栅电极层以具有倒圆的拐角，从而最小化栅电极的宽度并增加栅电极和相邻的接触插塞之间的距离。

[0118] 本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般性和描述性意义，而不是为了限制的目的。在一些情况下，在提交本申请时对于本领域普通技术人员显而易见的是，结合特定实施例描述的特征、特性和/或要素可以单独使用或者与结合其它实施例描述的特征、特性和/或要素组合使用，除非另外明确指出。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

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