技术领域
[0001] 本
发明涉及纳米电子器件技术领域，特别涉及一种采用
原子层沉积和电子束诱导沉积技术制备室温单电子晶体管的方法。
背景技术
[0002] 以金属
氧化物
半导体场效应晶体管器件为主流的集成
电路的特征尺寸已发展到纳米量级，应用受到限制，进一步研发新的纳米尺寸的电子逻辑器件成为发展需求。单电子晶体管具有尺寸小、功耗低、可大规模集成等优点，具有广泛的应用前景，可用于计算机、
传感器、探测器等各类应用领域。典型的单电子晶体管由源极、漏极、栅极和库仑岛组成，是基于库仑阻塞效应和
单电子隧穿效应的纳米电子器件。
[0003] 1987年，贝尔实验室的Fulton等人采用掩膜技术制备了尺寸约30 nm的
铝量子点为库仑岛，在1.7 K的超低温下观察到了单电子现象。1989年，MIT的Scott-Thomas等采用
X射线光刻的方法，在
硅反型层上用狭缝
电极做了一个窄的电子通道，宽约30 nm、长为1至10 µm，在400 mK下发现通道的电导随电极
电压呈现周期性的振荡。采用微电子工艺，很多研究小组制备了低温及室温下工作的单电子晶体管。同时，人们也开展了
自下而上的单电子晶体管制备研究。1995年，Chen等制备了尺寸2至3 nm的AuPd
纳米粒子，以此构建的单电子晶体管在77 K
温度下表现出显著的库仑阻塞效应，甚至在室温下也可以观察到非线性的伏安特性。1996年，Klein等采用尺寸约5.8 nm的Au纳米粒子和CdSe纳米粒子，在温度77 K下观察到了清晰的库仑台阶曲线。此后，很多研究小组利用自下而上的途径来制备单电子晶体管，在室温下观察到了单电子现象。
[0004] 然而现有单电子晶体管制备普遍存在三个关键技术问题：小尺寸库仑岛的可控制备；库仑岛的可控
定位组装；库仑岛与电极之间隧穿势垒大小的精确控制。这关系到器件的
工作温度及其性能的一致性。因此，研究人员长久以来一直渴望发展一种可以精确控制库仑岛尺寸及定位，并控制库仑岛与电极之间势垒大小的制备方法，以大幅推动单电子晶体管的制备和应用。
发明内容
[0005] 本发明所要解决的技术问题是：解决上述
现有技术存在的问题，而提出一种制备室温单电子晶体管的方法，精确控制势垒层厚度，精确控制库仑岛的组装定位，显著降低单电子晶体管制备难度，改善批量制备单电子晶体管性能的一致性。
[0006] 本发明采用的技术方案是：室温单电子晶体管，以源极、漏极、栅极、势垒层和库仑岛为基本结构，
覆盖层、库仑岛、势垒层、电极、衬底和基底由上到下依次层叠；源极和漏极之上、或者源极、漏极和栅极之上的势垒层利用原子层沉积系统来制备，用于形成电极与库仑岛之间电子隧穿的势垒；库仑岛利用电子/离子双束系统的电子束诱导沉积来制备，其尺寸、数量和排布具有可控性。
[0007] 上述技术方案中，所述衬底由氧化Si基片制备而成，源极、漏极、栅极、势垒层和库仑岛集成设置在SiO2衬底上，库仑岛设在源极和漏极之间、势垒层上，并完全独立于源极、漏极和栅极；库仑岛可为多个，排列方式任意组合，栅极用于调控库仑岛能级。
[0008] 上述技术方案中，室温单电子晶体管的制备过程如下：首先通过电子束直写，在衬底上制备出源极、漏极和栅极，然后利用普通光刻技术制备出分别与源极、漏极和栅极相连的微米级的引线电极，然后利用原子层沉积，在源极和漏极之上形成势垒层，再利用电子束诱导沉积在源极和漏极之间以及势垒层之上制备库仑岛。
[0009] 上述技术方案中，所述衬底为通
过热氧化Si片形成的200至500 nm厚的SiO2绝缘层，位于Si基底之上。
[0010] 上述技术方案中，所述源极、漏极和栅极采用
电子束曝光和
电子束蒸发镀膜技术制备，采用Ti为金属粘附层，厚度为2至5 nm，采用Au为沉积材料，厚度为3至25 nm。
[0011] 上述技术方案中，所述源极和漏极之间具有5至15 nm的距离。
[0012] 上述技术方案中，所述栅极与源极和漏极的间距，具有1至5倍于源漏间距的距离。
[0013] 上述技术方案中，所述势垒层采用原子层沉积技术，沉积在源极和漏极之上，其厚度为2至5 nm，厚度精确可控。
[0014] 上述技术方案中，所述势垒层选用Al2O3或SiO2等材料。
[0015] 上述技术方案中，所述库仑岛采用电子束诱导沉积技术，沉积在源极和漏极之间，势垒层之上，库仑岛直径为5至15 nm。
[0016] 上述技术方案中，所述库仑岛在源极和漏极之间、势垒层之上沉积的尺寸、数量和排列方式可以精确控制。
[0017] 上述技术方案中，所述库仑岛选用Cu、Au、Al或W等沉积材料。
[0018] 上述技术方案中，所述覆盖层采用原子层沉积、热蒸发或溅射沉积于源极、漏极、栅极和库仑岛之上。
[0019] 上述技术方案中，所述覆盖层选用Al2O3或SiO2等材料,厚度为10至100 nm。
[0020] 本发明所采用的电子束曝光系统、紫外光刻系统、
电子束蒸发镀膜系统、原子层沉积系统为公知的成熟工艺技术，所采用的电子/离子双束系统的电子束诱导沉积也为通用的公知的成熟工艺技术。
[0021] 具体使用请见“具体实施方式”中的步骤（2）～步骤（9）。
[0022] 本发明的电子束曝光系统采用日本电子的JBX5500ZA电子束曝光机；本发明的紫外光刻系统采用德国SUSS MicroTec公司的SUSS MA/BA6
光刻机；本发明的电子束蒸发镀膜系统采用日本ULVAC公司的高
真空蒸发镀膜系统ei-5z。
[0023] 本发明的原子层沉积系统采用芬兰倍耐克（Beneq）提供的用于科研和工业应用的原子层沉积（ALD）设备。本发明采用的原子层沉积方法将半导体基底设置在原子层沉积室内，使第一前驱气体流向所述室内的基底，从而有效地在基底上形成第一单分子层，在原子层沉积室内，在表面
微波等离子条件下，使与第一前驱气体组成不同的第二前驱气体流向室内的第一单分子层，同所述第一单分子层反应，并在所述基底上形成第二单分子层，第二单分子层与第一单分子层的组成不同，第二单分子层包括第一单分子层和所述第二前驱气体的成分，以及连续重复第一、第二前驱气体的流动，而有效地在基底上形成大量具有第二单分子层组成的材料。
[0024] 本发明的电子束诱导沉积采用美国FEI的Helios NanoLab双束系统完成，该双束系统将
分辨率极高的电子扫描
显微镜与高性能离子束整合在一起，该公司供应电子和离子束显微镜以及
纳米级应用设备。
[0025] 本发明采用电子束诱导沉积制备库仑岛，在FEI Helios NanoLab双束系统内，放置已层叠的势垒层、电极、衬底和基底，在预定电子束电压、
电流、沉积速率下，进行电子束诱导沉积，在势垒层上以及源极、漏极之间制备库仑岛。
[0026] 与现有技术相比，本发明的有益效果在于：本发明采用原子层沉积能精确控制库仑岛与电极间势垒的大小，利用电子束诱导沉积能精确控制库仑岛沉积的尺寸、
位置和排布方式。本发明解决了单电子晶体管制备过程中，势垒大小和库仑岛定位组装不可控的问题，显著降低了单电子晶体管制备的难度，改善批量制备单电子晶体管性能的一致性。
附图说明
[0027] 图1为本发明具体实施方式中一种室温单电子晶体管的三维示意图；
[0028] 图2为图1所示室温单电子晶体管的剖面结构示意图；
[0029] 图3为图1所示室温单电子晶体管的源、漏和栅极三电极的扫描电镜图；
[0030] 图4为图1所示室温单电子晶体管的源、漏和栅极与外部联系的微电
极光学显微照片。
[0031] 附图标记说明：
[0032] 1—栅极，2—源极，3—基底，4—库仑岛，5—势垒层，6—漏极，7—衬底，8—覆盖层，9—与源极相连的引线台，10—与漏极相连的引线台，11—与栅极相连的引线台。
具体实施方式
[0033] 参见附图，本发明通过原子层沉积技术对势垒层厚度进行精确控制，并利用电子束诱导沉积技术对库仑岛定位进行精确控制，制备出室温单电子晶体管。
[0034] 如图1～2所示，该室温单电子晶体管主要由源极、漏极、栅极、势垒层和库仑岛组成，集成设置在SiO2衬底上，该衬底由热氧化Si基片制备而成。前述库仑岛在源极和漏极之间、势垒层之上，并完全独立于源极、漏极和栅极。同时，前述库仑岛可为多个，排列方式可任意组合。前述单电子晶体管的栅极用于调控库仑岛能级。
[0035] 该室温单电子晶体管的制备过程如下：首先通过电子束直写，在衬底7上制备出源极2、漏极6和栅极1，然后利用原子层沉积，在源极2和漏极6之上形成势垒层5，然后利用电子束诱导沉积在源极2和漏极6之间，势垒层5之上，制备库仑岛4。
[0036] 更进一步的讲，本发明的制作工艺包括如下具体步骤：
[0037] （1）清洗Si基片，然后在氧化炉中1000°C条件下氧化2小时，制备SiO2绝缘层，作为衬底；
[0038] （2）采用电子束直写、电子束蒸发、金属剥离等技术完成纳米尺寸的源极、漏极和栅极的制备（如图3所示），电极最小线宽为25 nm；
[0039] （3）通过紫外光刻、电子束蒸发、金属剥离等技术制备出分别与源极、漏极和栅极联通的微米级
导线和引线台(如图4所示)，用于将器件过渡到宏观电路，该电极最小线宽为2 μm；
[0040] （4）在样品上涂覆一层AZ5214
光刻胶，前烘后，使用紫外光刻机进行G线曝光，再利用浸没法显影，形成以源极、漏极和栅极的连接部为中心、大小为2×2 μm的掩膜图形；
[0041] （5）使用原子层沉积系统在源极和漏极之上制备势垒层，基片
温度控制在80 °C左右，势垒层沉积的厚度约2 nm；
[0043] （7）使用双束系统，利用扫描电子显微镜精确调整样品位置，然后通过电子束诱导辅助沉积，在源极和漏极之间，势垒层之上制备库仑岛或库仑岛阵列，扫描电镜放大倍数25W×，电子束电压30kV，束流70pA；
[0044] （8）在样品上涂覆一层AZ5214光刻胶，前烘后，使用紫外光刻机进行G线曝光，再利用浸没法显影，在用于引线封装的Pad以外的区域，形成以库仑岛为中心、大小为2×2 μm的掩膜图形；
[0045] （9）通过电子束蒸发等技术在源极、漏极、栅极和库仑岛之上制备100 nm厚度的SiO2覆盖层；
[0046] （10）利用丙酮进行湿法去胶；
[0047] （11）在样品上涂覆一层AZ5214光刻胶，作为划片过程中的保护层；
[0048] （12）使用
砂轮划片机，将做好器件结构的
晶圆切割成小
块，然后清洗、去胶；
[0049] （13）使用引线机进行金丝球焊，将器件封装在管座上，完成该室温单电子晶体管的制备。
[0050] 综上所述，本发明通过采用原子层沉积和电子束诱导沉积等技术，解决了精确控制库仑岛与电极间势垒大小以及库仑岛组装定位的问题，从而为高效、批量制备室温单电子晶体管提供了一种新的方法。
