对于固态电子器件，尤其是那些用于存储器器件和切换器件单元的器 件，持续地需要改善性能、降低功率消耗、减小尺寸。而且，随着半导体 器件尺寸的减小，已经显示出各种辐射源会引起基于半导体的存储器和切 换器件的状态的改变。
因此，需要存储器和切换器件是非易失和抗辐射的。

本发明的第一方面是一种结构，包括：在衬底顶表面上的绝缘层；导 电位线，其在所述绝缘层中形成或者在所述绝缘层的顶表面上形成，所述 位线的顶表面平行于所述衬底的所述顶表面；第一导电字线，其具有底表 面、顶表面以及第一侧壁；第二导电字线，其具有底表面、顶表面以及第 二侧壁，所述第一和第二字线的所述顶表面与底表面都平行于所述位线的 所述顶表面，所述第一和第二侧壁近似垂直于所述位线的所述顶表面，所 述第一和第二字线是分开的，所述第一和第二侧壁彼此相对；介质层，在 所述第一和第二字线的所述底表面与所述位线的所述顶表面之间；在所述 第一侧壁上的介质第一间隔物和在所述第二侧壁上的介质第二间隔物；所 述第一和第二间隔物是分开的，所述第一和第二间隔物彼此相对，并在所 述第一与第二间隔物之间暴露所述位线的所述顶表面；以及至少一个导电 纳米管，其具有第一端和相对的第二端，所述第一端被永久地附着到所述 位线，所述至少一个纳米管延伸离开所述位线的顶表面。
本发明的第二方面是这样的本发明的第一方面，其中所述至少一个纳 米管是挠性的并具有在所述第一与第二端之间的长度，以便邻近所述第二 端的所述一个或多个纳米管的一部分可以可逆地(reversibly)接触所述第 一间隔物或所述第二间隔物。
本发明的第三方面是这样的本发明的第一方面，其中所述至少一个纳 米管通过范德华(van der waals)力可逆地与所述第一或第二间隔物保持 接触。
本发明的第四方面是这样的本发明的第一方面，其中所述至少一个纳 米管是碳纳米管。
本发明的第五方面是这样的本发明的第一方面，其中所述至少一个纳 米管是单壁碳纳米管。
本发明的第六方面是这样的本发明的第一方面，其还包括：装置，用 于与所述第二字线相反地电压偏置所述第一字线和所述位线，以及与所述 第一字线相反地电压偏置所述第二字线和所述位线。
本发明的第七方面是这样的本发明的第一方面，其还包括：用于检测 在所述第一或第二字线上或者在所述位线上的电流尖峰的装置，或者用于 读出在所述第一字线与所述位线之间或在所述第二字线与所述位线之间的 电容改变的装置。
本发明的第八方面是这样的本发明的第一方面，其还包括在所述第一 间隔物的顶上的第三间隔物，垂直于所述第一侧壁测量的所述第一和第二 间隔物的总厚度大于垂直于所述第二侧壁测量的所述第二间隔物的厚度。
本发明的第九方面是这样的本发明的第一方面，其还包括：装置，用 于读出通过所述第二间隔物的隧穿电流，所述电流在所述第二字线与所述 位线之间流动，所述电流流动通过所述一个或多个纳米管。
本发明的第十方面是这样的本发的第一方面，其还包括：第一介质帽， 其具有底表面、顶表面和第三侧壁，所述第一介质帽的所述底表面与所述 第一字线的所述顶表面直接物理接触并共同延伸(coextensive)；第二介 质帽，其具有底表面、顶表面和第四侧壁，所述第二介质帽的所述底表面 与所述第二字线的所顶表面直接物理接触并共同延伸，所述第三和第四侧 壁彼此相对，所述第一间隔物在所述第三侧壁之上延伸并与所述第三侧壁 直接物理接触，并且所述第二间隔物所述第四侧壁之上延伸并与所述第四 侧壁直接物理接触；以及在所述第一间隔物上的导电的第三间隔物和在所 述第二间隔物上的导电的第四间隔物，所述第三和第四间隔物是分开的， 所述第三和第四间隔物彼此相对，所述第三间隔物的底表面与在所述第一 与第二间隔物之间暴露的所述位线的所述顶表面相对并悬于所述位线的所 述顶表面之上，所述第四间隔物的所述底表面与在所述第一与第二间隔物 之间暴露的所述位线的所述顶表面相对并悬于所述位线的所述顶表面之 上。
本发明的第十一方面是这样的本发明的第十方面，其中：当邻近所述 至少一个纳米管的所述第二端的所述至少一个纳米管的上部接触所述第一 间隔物时，所述至少一个纳米管的所述第二端位于所述第三间隔物的所述 底表面之下但却不接触所述第三间隔物的所述底表面；以及当邻近所述至 少一个纳米管的所述第二端的所述至少一个纳米管的上部接触所述第二间 隔物时，所述至少一个纳米管的所述第二端位于所述第四间隔物的所述底 表面之下但却不接触所述第四间隔物的所述底表面。
本发明的第十二方面是这样的本发明的第十一方面，其还包括：装置， 用于与所述第二字线和所述位线相反地电压偏置所述第一字线和所述第三 间隔物，并用于与所述第一字线相反地电压偏置所述第二字线和所述第四 间隔物。
本发明的第十三方面是这样的本发明的第十一方面，其还包括：装置， 当邻近所述至少一个纳米管的所述第二端的所述至少一个纳米管的上部接 触所述第一间隔物时，用于读出跨所述至少一个纳米管的所述第二端与所 述第三间隔物的所述底表面之间的第一间隙的场发射电流；以及装置，当 邻近所述至少一个纳米管的所述第二端的所述至少一个纳米管的上部接触 所述第二间隔物时，用于读出跨所述至少一个纳米管的所述第二端与所述 第四间隔物的所述底表面之间的第二间隙的场发射电流。
本发明的第十四方面是这样的本发明的第一方面，其中所述位线包括 用于形成碳纳米管的催化材料。
附图说明
在所附权利要求中阐述了本发明的特征。然而，通过参考下列示例性 实施例的详细描述并结合附图阅读，将最好地理解本发明本身，其中：
图1A至1G是截面视图，示例了根据本发明的第一实施例的器件的制 造；
图2是根据本发明的第一实施例的器件的等距(isometric)截面图；
图3A至3G是截面视图，示例了根据本发明的第二实施例的器件的制 造；
图4是根据本发明的第二实施例的器件的等距截面图；
图5A至5K是截面视图，示例了根据本发明的第三实施例的器件的制 造；
图6是根据本发明的第三实施例的器件的等距截面图；以及
图7、8以及9是平面视图，示例了使用根据本发明的实施例的器件的 存储器阵列。

纳米管更准确的称呼是富勒烯(fullerene)，其是包括以六边形和五 边形设置的原子的封闭笼形分子。存在两种类型的富勒烯，即封闭球笼形 富勒烯，也称作“巴基球”，以及富勒烯管。富勒烯管有两种类型，类中空 管的结构的单壁富勒烯管，或/和多壁富勒烯管。多壁富勒烯类似于同轴圆 柱的集合。单壁富勒烯此后称作单壁纳米管(SWNT)，而多壁富勒烯在 此后称作多壁纳米管(MWNT)。
虽然使用由sp2杂化的碳构成的导电单壁和多壁碳纳米管来描述本发 明，但是由其他导电或半导电材料构成的导电或半导电的单壁和多壁纳米 管可以替代导电或半导电的单壁和多壁碳纳米管。为了本发明的目的，除 非另外说明，术语碳纳米管(CNT)表示碳SWNT或碳MWNT。
通过在升高的温度下将位线暴露到CNT前体(precursor)和可选的 CNT催化剂的蒸气混合物，在绝缘层上形成的导电位线上或在绝缘层中嵌 入的导电位线上生长本发明的实施例中所使用的CNT。在一个实例中， CNT前体是烃或烃异构体混合物，以及位线包括铁(Fe)、钴(Co)、 镍(Ni)或者其他公知的材料。在一个实例中，在约400℃到约900℃之间 的升高的温度中进行CNT的形成。
当使用非碳SWNT和MWNT代替CNT时，除了改变所使用的反应 物以形成非碳SWNT和MWNT之外，还需要适宜地改变位线的成分，然 而，位线的材料仍是导电材料。
图1A至1G是截面视图，示例了根据本发明的第一实施例的器件的制 造。在图1A中，在衬底100的顶表面上形成第一绝缘层105。衬底100 的顶表面限定了水平面，而垂直于衬底100顶表面的线限定了垂直方向。 在第一绝缘层105的顶表面上形成位线110。可选地，可以将位线110镶 嵌到第一绝缘层105中，第一绝缘层105的顶表面与位线110共面(参见 图2)。在位线110的顶表面(和第一绝缘层105的暴露顶表面)上形成 第一介质层115。
在一个实例中，第一绝缘层105包括SiO2。在一个实例中，位线110 包括Fe、Co、Ni、其他的导电CNT催化材料、或其组合。在一个实例中， 位线110包括Fe、Co、Ni、或其他CNT催化材料及其组合的层。在一个 实例中，位线110包括在一层或多层的钨(W)、钛(Ti)、钽(Ta)， 氮化钛(TiN)、氮化钽(TaN)、铜(Cu)、铝(Al)或其组合之上的 Fe、Co、Ni、或其他CNT催化材料的层。在一个实例中，第一介质层115 包括氮化硅(Si3N4)。
在图1B中，在第一介质层115上形成第一导电字线120A和第二导电 字线120B。第一和第二字线120A和120B均被在字线的各自的顶表面上 形成的各自的介质帽125所覆盖。例如，可以通过在第一介质层115的顶 表面上淀积导电层，在导电层的顶表面上淀积盖帽层，之后通过光刻掩蔽 工艺和各向异性蚀刻限定第一和第二字线以及介质帽，来形成第一和第二 字线120A和120B以及介质帽125。
光刻掩蔽工艺包括，施加光致抗蚀剂层，通过将阻挡辐射到达光致抗 蚀剂层的区域的构图的掩膜，将光致抗蚀剂暴露到光化辐射，然后显影光 致抗蚀剂层以生产光致抗蚀剂的图形。在蚀刻下面的结构之后，去除光致 抗蚀剂岛。
在一个实例中，第一和第二字线120A和120B包括掺杂的多晶硅、W、 Ti、Ta、Cu、TiN、TaN、Al及其组合。在一个实例中，介质帽125包括 Si3N4。
在图1C中，在第一介质层115、第一和第二字线120A和120B以及 介质帽125的所有暴露的表面之上形成保形的第二介质层130。在一个实 例中，第二介质层130包括Si3N4。在一个实例中，第二介质层130是高K (介电常数)材料，其实例包括但不限于金属氧化物，例如Ta2O5、BaTiO3、 HfO2、ZrO2、Al2O3，或者金属硅酸盐，例如HfSixOy或HfSixOyNz或其层 的组合。高K介质材料具有高于约10的相对介电常数。在一个实例中， 第二介质层130具有约7nm到约20nm的厚度。
在图1D中，从第二介质层130(见图1C)进行反应离子蚀刻(RIE) 工艺以在第一和第二字线120A和120B的侧壁上形成介质侧壁间隔物135。
在图1E中，形成第二绝缘层140。第二绝缘层140的顶表面与介质帽 125的顶表面共面。在一个实例中，可以通过将介质材料淀积至这样的深 度，该深度大于第一介质层115的顶表面与介质帽125的顶表面之间的距 离，随后是化学-机械-抛光(CMP)，来形成第二绝缘层140。在一个 实例中，第二绝缘层140包括SiO2。
在图1F中，通过去除字线之间的第二绝缘层140和第一介质层115， 在第一和第二字线120A与120B之间形成暴露位线110的顶表面150的沟 槽145。在一个实例中，使用光刻掩蔽工艺，随后是RIE，来形成沟槽145。
在图1G中，在第一和第二字线120A和120B之间的暴露的位线110 的顶表面150上，生长一个或多个半导电或导电CNT 155。CNT 155具有 两个相对的端。第一端被永久地附着到位线110，而第二端并没有被永久 地附着到任何其他结构。CNT 155一般沿垂直方向自位线110向上延伸。 在一个实例中，选择CNT 155的生长条件以便生长至少一个CNT至多个 CNT，该多个CNT使用CNT 155的上端的近似单层足够覆盖字线120A 或120B中的一个或另一个上的暴露的介质间隔物135。在一个实例中，限 制CNT 155的生长以便CNT不延伸超过介质帽125的顶表面。CNT 155 是挠性的，以便能够弯曲并临时接触字线120A上的侧壁间隔物135(已示 出)或者接触字线120B上的侧壁间隔物135。预计，单壁CNT将比多壁 CNT更具挠性。
根据本发明的第一实施例，位线110、字线120A和120B、介质帽125、 介质间隔物135和CNT 155构成切换或存储器器件(或者存储器单元)225。 衬底100是半导体衬底，例如体硅或绝缘体上硅(SOI)，并包括被连接 到一起以形成用于器件225的支持电路的器件例如晶体管、电容器、电阻 器、二极管以及电感器。
下面参考图2描述器件225的操作，但是需要首先讨论范德华力。虽 然没有完全理解，但一般而言，范德华力是分子间的引力。轨道电子引起 分子的成键。在任何时间，可以认为任何给定的电子在分子的一侧或者另 一侧，产生在分子的一侧上的负电荷的盈余和在分子的对侧上的电荷的缺 少(正电荷)，即偶极子。当对准邻近的分子的偶极子时，正极对负极， 负极对正极，存在弱和瞬时的静电吸引。由于物体由很多分子组成，因此 总存在具有吸引偶极子的有限数目的分子对。范德华力是非常小的力，并 可以被容易地打破，但是如果缺乏迫使两个物体分开的外力，通过范德华 力附着到彼此的物体将保持附着。在纳米尺度时，范德华力是显著的力。
因为范德华力不需要外部供给的功率，所以本发明的实施例的器件当 去掉功率(de-powered)时将保持在最后供给功率时所保持的状态，因而 是非易失性存储器器件。因为范德华力不受电离辐射的影响，所以即使遇 到电离辐射的冲击，本发明的实施例的器件也将保持其状态，因而是抗辐 射的器件。
图2是根据本发明的第一实施例的器件的等距截面图。在图2中，第 一字线120A上具有正(负)电荷，而在第二字线120B和位线110上具有 负(正)电荷，CNT 155将变为是负(正)充电的并被吸引朝向第一字线 120A。在第一字线120A与位线110之间施加足够的电压，CNT 155的上 端将压贴第一字线120A上的介质侧壁间隔物135。伴随着电压差的消除 (第一和第二字线120A和120B以及位线全部具有相同的电势)，由于 CNT 155中的分子与介质侧壁间隔物135中的分子之间的van der Wall引 力，CNT 155将继续附着到第一字线120A上的侧壁间隔物135。
可以通过在第二字线120B上设置正(负)电荷并在第一字线120A和 位线110上设置负(正)电荷，CNT 155将变成是负(正)充电的并被吸 引朝向第二字线120B，来“反转”CNT 155的位置。在第二字线120B与位 线110之间施加足够的电压，CNT 155的上端将从第一字线120A的侧壁 间隔物135释放，向第二字线120B的侧壁间隔物135移动并压贴第二字 线120B的侧壁间隔物135。伴随着电压差的消除(第一和第二字线120A 和120B以及位线全部具有相同的电势)，由于CNT 155中的分子与介质 侧壁间隔物135中的分子之间的van der Wall引力，CNT 155将继续附 着到第二字线120B的介质侧壁间隔物135。
可以读出状态(CNT是附着到第一字线120A的介质侧壁间隔物135， 还是附着到第二字线120B的介质侧壁间隔物135)作为字线的电容的改变 或者通过位线的电流流动的尖峰的改变。
图3A至3G是截面视图，示例了根据本发明的第二实施例的器件的制 造。本发明的第二实施例的初始制造步骤与在图1A、1B、1C和1D以及 前文中所描述的初始制造步骤相同。图3A与图1D相同。
在图3B中，进行光刻掩蔽工艺之后是各向同性蚀刻以从邻近第一字 线120A的第二字线120B的侧壁160B去除介质侧壁间隔物135，暴露第 一字线120B的侧壁160B。第一字线120A的侧壁160A仍然由侧壁间隔物 135覆盖。
在图3C中，在第一介质层115、介质帽125、介质侧壁间隔物135、 以及第二字线120B的暴露的侧壁160B的所有暴露的表面之上形成保形的 第三介质层165。在一个实例中，第三介质层165包括Si3N4。在一个实例 中，第三介质层165是高K(介电常数)材料，其实例包括但不限于金属 氧化物，例如Ta2O5、BaTiO3、HfO2、ZrO2、Al2O3，或金属硅酸盐例如 HfSixOy或HfSixOyNz或其层的组合。高K介质材料具有约高于10的相对 介电常数。在一个实例中，第三介质层165具有约1nm至约5nm的厚度。
在图3D中，进行RIE工艺以在第一字线120A的介质侧壁间隔物135、 第二字线120B的介质侧壁间隔物135、以及第二字线120B的侧壁160B 上通过第三介质层165(参见图3C)形成介质侧壁间隔物170。
在图3E中，形成第二绝缘层140，如前文所述，参考图1E。在图3F 中，在第一和第二字线120A和120B之间形成沟槽145，暴露位线110的 顶表面，如前文所述，参考图1F。在图3G中，在第一和第二字线120A 和120B之间的位线110的暴露的顶表面150上生长一个或多个导电CNT 155，如前文所述，参考图1G。
根据本发明的第二实施例，位线110、字线120A和120B、介质帽125、 介质侧壁间隔物135、介质间隔物170、以及CNT155包括切换或存储器 器件(或者存储器单元)230。衬底100可以是半导体衬底，例如体硅或者 绝缘体上硅(SOI)，并包括被连接到一起以形成用于器件230的支持电 路的器件例如晶体管、电容器、电阻器、二极管以及电感器。器件230的 操作如下文所述，参考图4。
图4是根据本发明的第二实施例的器件的等距截面图。器件230的状 态改变类似于与图2相关的器件225的状态改变。然而，读出器件230的 状态的方法与用于器件225(参见图2)的所描述的方法不同。当CNT 155 通过范德华力附着到第二字线120B的介质间隔物170时，根据自第二字 线120B，通过介质间隔物170，通过CNT 155到位线110的隧穿泄漏电流 的流动(通过介质的电子流)，可以读出状态(CNT 155是附着到第一字 线120A的介质侧壁间隔物135上的介质间隔物170，还是附着到第二字线 120B的介质间隔物170)。当CNT 155附着到第一字线120A的介质侧壁 间隔物135上的介质间隔物170的时候，不存在从第一字线120A到位线 110的电流流动(或者非常小的电流流动)。
隧穿泄漏电流是通过介质间隔物170的电流流动，类似于场效应管 (FET)中的隧穿电流流动。FET中的隧穿电流流动是从栅极，通过栅极 介质到沟道中，继而到达源极或者漏极的电流流动。当FET的栅极在器件 的阈值电压(VT)处时，隧穿泄漏电流不同于FET中从源极到漏极(反 之亦然)的正常电流流动。当FET的栅极低于器件的阈值电压(VT)时， 隧穿泄漏电流不同于FET中从源极到漏极(反之亦然)亚阈值泄漏电流流 动。
因此，介质间隔物170应该足够薄以允许隧穿泄漏电流，而介质侧壁 间隔物135的厚度或者介质间隔物170与介质侧壁间隔物135的联合厚度 应该足够厚以阻止隧穿泄漏电流或者至少阻止其升高到预定的电流水平之 上。
图5A至5K是截面视图，示例了本发明的第三实施例的器件的制造。 除了图1B、1C和1D中的介质帽125替换为图5A中明显较厚的介质帽 175之外，本发明的第三实施例的初始构造步骤与示例于图1A、1B、1C 和1D以及前文所描述的相同。否则，图5A与图1D是相似的。在一个实 例中，介质帽175包括Si3N4，当沿垂直于衬底100的顶表面的方向测量时， 介质帽175的厚度为字线120A和120B的厚度的约0.85至约1.5倍。
在图5B中，形成第二绝缘层180。第二绝缘层180的顶表面与介质帽 175的顶表面共面。在一个实例中，可以通过将介质材料淀积至这样的深 度，该深度大于第一介质层115的顶表面与介质帽175的顶表面之间的距 离，接下来是CMP，来形成第二绝缘层180。在一个实例中，第二绝缘层 180包括SiO2。
在图5C中，通过从字线之间去除第二绝缘层180和第一介质层115， 在第一和第二字线120A和120B之间形成沟槽185，暴露位线110的顶表 面150。在一个实例中，使用光刻掩蔽工艺，之后是RIE，来形成沟槽185。
在图5D中，在第一和第二字线120A和120B之间的字线110的顶表 面150上生长一个或多个导电或半导电的CNT 190。CNT 190具有两个端。 第一端永久地附着到字线110，而第二端并没有被永久地附着到任何的其 他结构。在一个实例中，选择CNT 190的生长条件以便生长至少一个CNT 至多个CNT，该多个CNT使用CNT 190的上端的近似单层足够覆盖字线 120A或120B中的一个或另一个上的暴露的介质侧壁间隔物135。CNT 190 可以延伸(如所示)超过介质帽175的顶表面，或者可以较短，而不延伸 超过介质帽175的顶表面。
在图5E中，使用填充材料195填充字线120A与120B之间的间隔(图 5C的沟槽185)，然后进行CMP，以使填充材料195的顶表面与介质帽 175的顶表面共面。该CMP还抛光掉延伸超过介质帽175的顶表面的CNT 190的任何部分，形成CNT 190A。在一个实例中，填充材料195包括多 晶或无定形锗(Ge)。
在图5F中，去除填充层195的上部以形成由填充材料195所部分填 充的沟槽200。还可以去除第二绝缘层180的上部。接下来，还要将图5E 中的CNT 190A的高度减小至与填充层195的剩余部分相同的高度，以形 成CNT 190B。可以进行这三个操作作为一、二或三个不同的蚀刻操作。 在两个操作的情况下，可以蚀刻CNT 190连同填充材料195，可以蚀刻 CNT 190连同第二绝缘层180，或者可以蚀刻填充材料195连同第二绝缘 层180。
在图5G中，在第二绝缘层180、填充材料195、介质侧壁间隔物135 以及介质帽175的所有的暴露的表面之上形成保形导电层200。在一个实 例中，导电层200包括WSix，TiSi2，TiN，TaN，掺杂的多晶硅或其组合。
在图5H中，进行RIE，以在介质侧壁间隔物135的暴露的侧壁表面 上形成导电间隔物205。
在图5I中，去除填充材料195(参见图5F)。在填充材料195是锗的 实例中，可以使用双氧水(H2O2)或者其他氧化溶液的蚀刻，以去除填充 材料195。现在CNT 190B是自支撑的(free-standing)。
在图5J中，进行各向同性蚀刻(例如湿法蚀刻或者高压力等离子体蚀 刻)以从导电间隔物205(参见图5I)去除少量材料，生成导电间隔物205A 和场发射间隙235，该场发射间隙235在导电间隔物205A的底部边缘与 CNT 190B的顶端之间具有尺寸G。在一个实例中，G在约4nm至约10nm 之间。
在图5K中，CNT 155是挠性的，以便能够弯曲并临时接触第一字线 120A(如图所示)上的介质侧壁间隔物135，或者接触第二字线120B上 的介质间隔物135。位线110、字线120A和120B、介质侧壁间隔物135、 介质帽175、导电间隔物205A和CNT 190B构成根据本发明的第三实施例 的切换或者存储器器件(存储器单元)240。衬底100是半导体衬底例如 体硅或绝缘体上硅(SOI)，并包括被连接到一起以形成用于器件240的 支持电路的器件例如晶体管、电容器、电阻器、二极管和电感器。器件240 的操作如下文所述，参考图6。
图6是根据本发明的第三实施例的器件的等距截面图。器件240的状 态改变类似于与图2相关的器件225的状态改变。然而，读出器件230的 状态的方法与用于器件225(参见图2)的所描述的方法不同。可以读出状 态(CNT 190B通过范德华力是附着到第一字线120A的介质侧壁间隔物 135，还是附着到第二字线120B的介质侧壁间隔物135)作为从位线110 到第一字线120A的导电间隔物205A，到第二字线120B的导电间隔物 205A的场发射电流的流动。为提高场发射电流的量，可以调整极性以便导 电间隔物205A是阳极，而CNT 190B是阴极。因此，这有助于保持位线 110为负和在字线120A和120B上为相反的极性，而与正极性的字线相关 的导电间隔物则作为阳极，电流将通过其流动。
图7、8、9是平面视图，示例了使用根据本发明的实施例的器件的存 储器阵列。图7示例了存储器单元的第一阵列210，其使用了根据本发明 第一和第二实施例的器件。在图7中，第一单元包括字线WL1和WL2、 CNTs CNT1以及位线BL1。第二单元包括字线WL3和WL4、CNTs CNT2 以及位线BL1。第三单元包括字线WL1和WL2、CNTs CNT3以及位线 BL2。第四单元包括字线WL3和WL4、CNTs CNT4以及位线BL2。为 了写阵列210的第一单元，使字线WL1为高，而使字线WL2、WL3和 WL4为低。那么BL1的状态将决定CNTs CNT1通过范德华力被吸引并 附着到WL1还是WL2。必须同时写字线WL1与WL2之间的所有单元。 当写阵列210的第一单元时，WL3和WL4被短路到一起，以便第二单元 不被干扰。
图8示例了存储器单元的第二阵列215，其用使根据本发明第一和第 二实施例的器件。在图8中，第一单元包括字线WL1和WL2、CNTs CNT1 和位线BL1。第二单元包括字线WL2和WL3、CNTs CNT2以及位线BL1。 第三单元包括字线WL3和WL4、CNTs CNT3以及位线BL1。第四单元 包括字线WL4和WL5(未示出)、CNTs CNT4以及位线BL1。第五单 元包括字线WL1和WL2、CNTs CNT5以及位线BL2。第六单元包括字 线WL2和WL3、CNTs CNT6以及位线BL2。第七单元包括字线WL3 和WL4、CNTs CNT7以及位线BL2。第八单元包括字线WL4和WL5(未 示出)，CNTs CNT8以及位线BL2。
为了写阵列215的第二单元，使字线WL1和WL2为高，而使字线 WL3、WL4以及WL5为低。在图8的阵列中，为了不干扰未激活的字线 位，将激活的单元“左方”的所有字线(即字线WL1)“短路”到激活的字 线，字线WL2，而将激活的单元“右方”(即字线WL3和WL4)的所有字 线短路一起并短路到字线WL2。(它们保持与“左边”字线相反的极性)。
图9与图7相似，除了存储器单元的第三阵列220包括根据本发明的 第三实施例的器件之外。在图9中，第一单元包括字线WL1和WL2、CNTs CNT1、位线BL1以及阳极(导电间隔物)A1和A2。第二单元包括字线 WL1和WL2、CNTs CNT2、位线BL2以及阳极A1和A2。第三单元包 括字线WL3和WL4、CNTs CNT3、位线BL1以及阳极A3和A4。第四 单元包括字线WL3和WL4、CNTs CNT4、位线BL2以及阳极A3和A4。 为了写阵列220的第一单元，使字线WL1为高，使字线WL2、WL3以及 WL4为低，并依赖于附着到第一单元CNTs CNT1的哪一“侧”而适宜地设 置位线电势。为了读第一单元，将位线BL1负偏置，并将其他的位线和阳 极A1、A2正偏置。将仅仅在CNTs CNT1与CNTs CNT1所附着的第一 单元的那个侧面上的阳极之间产生隧道电流。
可以将根据本发明的第三实施例的器件设置为阵列，类似于图7和图 8中所描述的情况。图7、8和9中示例的单元的数目是作为示例而选取的， 可以制造以任意数目的行和列设置的任意数目的单元。
因而，本发明的实施例提供了非易失性和抗辐射的存储器和切换器件。
为了理解本发明，上面给出了本发明的实施例的描述。应该理解，本 发明不局限于这里所描述的具体实施例，而是能够做出各种修改、重组以 及替换而不背离本发明的范围，这对于本领域的技术人员将变得显而易见 的。因此，旨在下列权利要求覆盖落入本发明的真实精神和范围内的所有 这样的修改和改变。