鳍式场效应晶体管（FinFET）器件及其形成方法
阅读：41发布：2023-01-08
专利汇可以提供鳍式场效应晶体管（FinFET）器件及其形成方法专利检索，专利查询，专利分析的服务。并且本 发明 提供了鳍式 场效应晶体管 (FinFET)器件结构以及形成FinFET器件结构的方法。FinFET结构包括衬底和在衬底之上延伸的鳍结构。FinFET结构包括形成在鳍结构上的 外延 结构，并且外延结构具有第一高度。FinFET结构也包括形成为邻近外延结构的鳍 侧壁 间隔件。鳍侧壁间隔件具有第二高度，并且第一高度大于第二高度，并且鳍侧壁间隔件配置为控制外延结构的体积和第一高度。，下面是鳍式场效应晶体管（FinFET）器件及其形成方法专利的具体信息内容。
1.一种鳍式场效应晶体管(FinFET)器件结构，包括：
衬底；
鳍结构，在所述衬底之上延伸；
外延结构，形成在所述鳍结构上，其中，所述外延结构具有第一高度；
鳍侧壁间隔件，形成为邻近所述外延结构，其中，所述鳍侧壁间隔件具有第二高度，并且所述第一高度大于所述第二高度，并且其中，所述鳍侧壁间隔件配置为控制所述外延结构的体积和所述第一高度。
2.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，还包括：
栅极堆叠件结构，形成在所述鳍结构的中心部分上方，其中，所述外延结构形成为邻近所述鳍结构的中心部分。
3.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，其中，所述第二高度在从约0.1nm至约100nm的范围内。
4.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，还包括：
隔离结构，其中，所述鳍结构嵌入在所述隔离结构中。
5.根据权利要求4所述的鳍式场效应晶体管(FinFET)器件结构，其中，所述外延结构的底面与所述隔离结构的顶面齐平。
6.根据权利要求4所述的鳍式场效应晶体管(FinFET)器件结构，其中，所述外延结构的底面低于所述隔离结构的顶面。
7.根据权利要求6所述的鳍式场效应晶体管(FinFET)器件结构，其中，所述外延结构从所述隔离结构的顶面延伸至在从约0.1nm至约50nm的范围内的深度。
8.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，其中，所述外延结构包括源极/漏极结构。
9.一种鳍式场效应晶体管(FinFET)器件结构，包括：
衬底；
鳍结构，在所述衬底之上延伸；
隔离结构，形成在所述衬底上，其中，所述鳍结构嵌入在所述隔离结构中；以及第一外延结构，形成在所述鳍结构上，其中，所述第一外延结构和所述鳍结构之间的界面位于所述隔离结构的顶面下方，并且没有形成邻近所述第一外延结构的鳍侧壁间隔件。
10.一种形成鳍式场效应晶体管(FinFET)器件结构的方法，包括：
提供衬底；
在所述衬底之上形成鳍结构；
在所述鳍结构的中心部分上方形成栅极堆叠件结构；
在所述栅极堆叠件结构的顶面和侧壁上形成栅极侧壁间隔件，并且在所述鳍结构的顶面和侧壁上形成鳍侧壁间隔件；
去除所述栅极侧壁间隔件的顶部和所述鳍侧壁间隔件的顶部以暴露所述栅极堆叠件结构的顶部和所述鳍结构的顶部；
去除所述鳍侧壁间隔件的部分，其中，所述鳍侧壁间隔件具有第二高度；
使所述鳍结构的部分凹进以形成沟槽；以及
从所述沟槽外延生长外延结构，其中，在所述鳍结构上方形成所述外延结构，并且其中，所述外延结构具有第一高度，并且所述第一高度大于所述第二高度。
鳍式场效应晶体管(FinFET)器件及其形成方法
[0001] 相关申请的交叉引用
[0002] 本申请与2014年10月17日提交的标题为“鳍式场效应晶体管(FinFET)器件及其形成方法”的以下共同代决和共同受让的美国专利申请第14/517,209号(申请人案号：TSMC2014-0685；代理案号：0941-3064PUS1)相关。
技术领域
背景技术
[0004] 半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻来图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。在单个半导体晶圆上通常制造许多集成电路，并且通过沿着划线在集成电路之间锯切来分割晶圆上的单独的管芯。例如，单独的管芯通常以多芯片模块或其他封装类型来分别封装。
[0005] 随着半导体工业为了寻求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，来自制造和设计问题的挑战已经导致三维设计的发展，诸如鳍式场效应晶体管(FinFET)。FinFET制造为具有从衬底延伸的薄垂直“鳍”(或鳍结构)。在该垂直鳍中形成FinFET的沟道。在鳍上方提供栅极。FinFET的优势可以包括减小短沟道效应和更高的电流。
[0006] 虽然现有的FinFET器件以及制造FinFET器件的方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已经完全令人满意。
发明内容
[0007] 为了解决现有技术中存在的问题，本发明提供了一种鳍式场效应晶体管(FinFET)器件结构，包括：衬底；鳍结构，在所述衬底之上延伸；外延结构，形成在所述鳍结构上，其中，所述外延结构具有第一高度；鳍侧壁间隔件，形成为邻近所述外延结构，其中，所述鳍侧壁间隔件具有第二高度，并且所述第一高度大于所述第二高度，并且其中，所述鳍侧壁间隔件配置为控制所述外延结构的体积和所述第一高度。
[0008] 在上述FinFET器件结构中，其中，还包括：栅极堆叠件结构，形成在所述鳍结构的中心部分上方，其中，所述外延结构形成为邻近所述鳍结构的中心部分。
[0009] 在上述FinFET器件结构中，其中，所述第二高度在从约0.1nm至约100nm的范围内。
[0010] 在上述FinFET器件结构中，其中，还包括：隔离结构，其中，所述鳍结构嵌入在所述隔离结构中。
[0011] 在上述FinFET器件结构中，其中，还包括：隔离结构，其中，所述鳍结构嵌入在所述隔离结构中，其中，所述外延结构的底面与所述隔离结构的顶面齐平。
[0012] 在上述FinFET器件结构中，其中，还包括：隔离结构，其中，所述鳍结构嵌入在所述隔离结构中，其中，所述外延结构的底面低于所述隔离结构的顶面。
[0013] 在上述FinFET器件结构中，其中，还包括：隔离结构，其中，所述鳍结构嵌入在所述隔离结构中，其中，所述外延结构的底面低于所述隔离结构的顶面，其中，所述外延结构从所述隔离结构的顶面延伸至在从约0.1nm至约50nm的范围内的深度。
[0014] 在上述FinFET器件结构中，其中，所述外延结构包括源极/漏极结构。
[0015] 在上述FinFET器件结构中，其中，所述外延结构包括菱形上部和柱状下部，并且其中，所述柱状下部具有底面和邻接所述底面的侧壁，并且所述底面和所述侧壁之间的角为约90度。
[0016] 根据本发明的另一方面，提供了一种鳍式场效应晶体管(FinFET)器件结构，包括：衬底；鳍结构，在所述衬底之上延伸；隔离结构，形成在所述衬底上，其中，所述鳍结构嵌入在所述隔离结构中；以及第一外延结构，形成在所述鳍结构上，其中，所述第一外延结构和所述鳍结构之间的界面位于所述隔离结构的顶面下方，并且没有形成邻近所述第一外延结构的鳍侧壁间隔件。
[0017] 在上述FinFET器件结构中，其中，所述第一外延结构从所述隔离结构的顶面延伸至在从约0.1nm至约50nm的范围内的深度。
[0018] 在上述FinFET器件结构中，其中，还包括：栅极堆叠件结构，形成在所述鳍结构的中心部分上方；以及栅极侧壁间隔件，形成为邻近所述栅极堆叠件结构。
[0019] 在上述FinFET器件结构中，其中，还包括：第二外延结构，邻近所述第一外延结构，其中，所述第一外延结构和所述第二外延结构之间的间距在从约0.1nm至约100nm的范围内。
[0020] 在上述FinFET器件结构中，所述第一外延结构包括菱形上部和柱状下部，并且其中，所述柱状下部具有底面和邻接所述底面的侧壁，并且所述底面和所述侧壁之间的角为约90度。
[0021] 在上述FinFET器件结构中，所述鳍结构具有第一宽度，所述第一外延结构具有第二宽度，并且所述第二宽度大于所述第一宽度。
[0022] 根据本发明的又一方面，提供了一种形成鳍式场效应晶体管(FinFET)器件结构的方法，包括：提供衬底；在所述衬底之上形成鳍结构；在所述鳍结构的中心部分上方形成栅极堆叠件结构；在所述栅极堆叠件结构的顶面和侧壁上形成栅极侧壁间隔件，并且在所述鳍结构的顶面和侧壁上形成鳍侧壁间隔件；去除所述栅极侧壁间隔件的顶部和所述鳍侧壁间隔件的顶部以暴露所述栅极堆叠件结构的顶部和所述鳍结构的顶部；去除所述鳍侧壁间隔件的部分，其中，所述鳍侧壁间隔件具有第二高度；使所述鳍结构的部分凹进以形成沟槽；以及从所述沟槽外延生长外延结构，其中，在所述鳍结构上方形成所述外延结构，并且其中，所述外延结构具有第一高度，并且所述第一高度大于所述第二高度。
[0024] 在上述方法中，其中，还包括：在所述衬底上形成隔离结构，其中，所述外延结构的底面形成为与所述隔离结构的顶面齐平或低于所述隔离结构的顶面。
[0025] 在上述方法中，其中，去除所述鳍结构的部分以在所述鳍侧壁间隔件之间形成沟槽还包括：去除所述鳍结构的部分，直到所述鳍结构的顶面与所述隔离结构的顶面齐平或低于所述隔离结构的顶面。
[0027] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0028] 图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构的立体图。
[0029] 图2A至图2F示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的各个阶段的侧视图。
[0030] 图2G是根据本发明的一些实施例的图2F的区域A的放大图。
[0031] 图3A至图3B示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的各个阶段的侧视图。
[0032] 图3C是根据本发明的一些实施例的图3B的区域B的放大图。
[0033] 图4A至图4D示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的各个阶段的侧视图。
[0034] 图4E是根据本发明的一些实施例的图4D的区域C的放大图。
具体实施方式
[0035] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0036] 描述了实施例的一些变化。贯穿各个示图和说明性实施例，相同的参考标号用于表示相同的元件。应该理解，在方法之前、期间和之后可以提供额外的操作，并且对于方法的其他实施例，可以代替或消除一些描述的操作。
[0037] 提供了用于形成鳍式场效应晶体管(FinFET)器件结构的实施例。图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构10的立体图。FinFET器件结构10包括N型FinFET器件结构(NMOS)15和P型FinFET器件结构(PMOS)25。
[0038] FinFET器件结构10包括衬底102。衬底102可以由硅或其他半导体材料制成。可选地或额外地，衬底102可以包括诸如锗的其他元素半导体材料。在一些实施例中，衬底
102由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，衬底
102由诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体制成。在一些实施例中，衬底
102包括外延层。例如，衬底102具有位于块状半导体上面的外延层。
102由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，衬底
102由诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体制成。在一些实施例中，衬底
102包括外延层。例如，衬底102具有位于块状半导体上面的外延层。
[0039] FinFET器件结构10也包括从衬底102延伸的一个或多个鳍结构104(例如，Si鳍)。鳍结构104可以可选择地包括锗(Ge)。可以通过使用诸如光刻和蚀刻工艺的合适的工艺形成鳍结构104。在一些实施例中，通过使用干蚀刻或等离子体工艺从衬底102蚀刻得到鳍结构104。
[0040] 在一些其他实施例中，可以通过双重图案化光刻(DPL)工艺形成鳍结构104。DPL是一种通过将图案分成两个交错图案而在衬底上构造图案的方法。DPL允许增大的部件(例如，鳍)密度。
[0041] 形成诸如浅沟槽隔离(STI)结构的隔离结构108以围绕鳍结构104。如图1所示，在一些实施例中，隔离结构108围绕鳍结构104的下部，并且鳍结构104的上部从隔离结构108突出。换句话说，鳍结构104的部分嵌入在隔离结构108中。隔离结构108防止电干扰或串扰。
[0042] FinFET器件结构10还包括栅极堆叠件结构，栅极堆叠件结构包括栅电极110和栅极介电层(未示出)。栅极堆叠件结构形成在鳍结构104的中心部分上方。在一些其他实施例中，多个栅极堆叠件结构形成在鳍结构104上方。
[0043] 在一些其他实施例中，栅极堆叠件结构是伪栅极堆叠件并且在实施高热预算工艺之后由金属栅极(MG)代替。
[0044] 栅极介电层(未示出)可以包括诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合的介电材料。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。
[0045] 栅电极110可以包括多晶硅或金属。金属包括氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、钼(Mo)、铜(Cu)、钨(W)、铝(Al)、钴(Co)、锆(Zr)、铂(Pt)或其他适用的材料。可以在后栅极工艺(或栅极替代工艺)中形成栅电极110。在一些实施例中，栅极堆叠件结构包括诸如界面层、覆盖层、扩散/阻挡层或其他适用的层的额外的层。
[0046] 通过沉积工艺、光刻工艺和蚀刻工艺形成栅极堆叠件结构。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、镀、其他合适的方法和/或它们的组合。光刻工艺包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗和干燥(例如，硬烘烤)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。可选地，由诸如无掩模光刻、电子束写入和离子束写入的其他适当的方法实施或代替光刻工艺。
[0047] 图2A至图2F示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的各个阶段的侧视图。图2A至图2F示出了沿着图1的箭头1截取的侧视图，并且箭头1平行于X轴。
[0048] 参照图2A，在栅电极110上形成第一硬掩模层112，并且在第一硬掩模层112上形成第二硬掩模层114。在一些实施例中，第一硬掩模层112由氧化硅、氮化硅、氮氧化硅或其他适用的材料制成。在一些实施例中，第二硬掩模层114由氧化硅、氮化硅、氮氧化硅或其他适用的材料制成。
[0049] 在栅电极110的相对侧壁上形成栅极侧壁间隔件115，在鳍结构104的相对侧壁上形成鳍侧壁间隔件105。然后，在栅极侧壁间隔件115上形成底部抗反射涂(BARC)层202。BARC层202在光刻胶层下方使用以用于在图案化工艺期间增进至硬掩模层112、114的图案转印。在一些实施例中，当对N型FinFET器件结构(NMOS)15实施注入工艺时，在栅电极
110上形成BARC 202和光刻胶(未示出)(光刻胶形成在BARC 202上)以覆盖P型FinFET器件结构(PMOS)25中的栅电极110。
110上形成BARC 202和光刻胶(未示出)(光刻胶形成在BARC 202上)以覆盖P型FinFET器件结构(PMOS)25中的栅电极110。
[0050] 然后，如图2B所示，根据本发明的一些实施例，通过蚀刻工艺去除光刻胶(未示出)和BARC 202。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。在一些实施例中，在从约3毫托至约50毫托的范围内的压力下操作第一干蚀刻工艺。在一些实施例中，在第一干蚀刻工艺中使用的气体包括甲烷(CH4)、氮气(N2)、氦气(He)、氧气(O2)或它们的组合。在一些实施例中，以从约50W至约1000W的范围内的功率操作第一干蚀刻工艺。在一些实施例中，在从约20℃至约80℃的范围内的温度下操作第一干蚀刻工艺。
[0051] 如图2C所示，根据本发明的一些实施例，在去除BARC 202之后，去除栅极侧壁间隔件115的部分和鳍侧壁间隔件105的部分。更具体地，去除栅极侧壁间隔件115的顶部以暴露第二硬掩模层114。去除鳍侧壁间隔件105的顶部以暴露鳍结构104。
[0052] 在一些实施例中，当栅极侧壁间隔件115和鳍侧壁间隔件105由氮化硅制成时，实施第二蚀刻工艺以去除氮化硅。在一些实施例中，第二蚀刻工艺是第二干蚀刻工艺并且在从约3毫托至约50毫托的范围内的压力下操作。在一些实施例中，在第二干蚀刻工艺中使用的气体包括氟甲烷(CH3F)、二氟甲烷(CH2F2)、甲烷(CH4)、氩气(Ar)、溴化氢(HBr)、氮气(N2)、氦气(He)、氧气(O2)或它们的组合。在一些实施例中，以从约50W至约1000W的范围内的功率操作第二干蚀刻工艺。在一些实施例中，在从约20℃至约70℃的范围内的温度下操作第二干蚀刻工艺。
[0053] 在第二干蚀刻工艺之后，每个鳍侧壁间隔件105均具有第一高度H1。在一些实施例中，第一高度H1在从约0.1nm至约100nm的范围内。
[0054] 如图2D所示，根据本发明的一些实施例，在去除栅极侧壁间隔件115的部分和鳍侧壁间隔件105的部分之后，去除剩余的鳍侧壁间隔件105的部分。通过第三蚀刻工艺去除鳍侧壁间隔件105的上部。第三蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。
[0055] 在一些实施例中，第三蚀刻工艺是第三干蚀刻工艺并且在从约3毫托至约50毫托的范围内的压力下操作。在一些实施例中，在第三干蚀刻工艺中使用的气体包括氟甲烷(CH3F)、二氟甲烷(CH2F2)、甲烷(CH4)、氩气(Ar)、溴化氢(HBr)、氮气(N2)、氦气(He)、氧气(O2)或它们的组合。在一些实施例中，以从约50W至约1000W的范围内的功率操作第三干蚀刻工艺。在一些实施例中，在从约20℃至约70℃的范围内的温度下操作第三干蚀刻工艺。
[0056] 在第三干蚀刻工艺之后，鳍侧壁间隔件105的高度从第一高度H1减小至第二高度H2。在一些实施例中，第二高度H2在从约0.1nm至约90nm的范围内。
[0057] 应该注意，鳍侧壁间隔件105的第二高度H2对外延结构(诸如图2E中的外延结构210)是至关重要的。外延结构的高度和体积受到鳍侧壁间隔件105的第二高度H2的影响。换句话说，鳍侧壁间隔件105配置为控制外延结构210的体积和高度。
[0058] 如图2E所示，根据本发明的一些实施例，在第三干蚀刻工艺之后，去除鳍结构104的部分。通过诸如干蚀刻工艺或湿蚀刻工艺的蚀刻工艺去除鳍结构104。
[0059] 如图2E所示，剩余的鳍结构104的顶面与隔离结构108的顶面齐平。通过使位于隔离结构108之上的鳍结构104的部分凹进来形成沟槽204a。沟槽204a的侧壁是垂直的并且彼此平行。在一些实施例中，沟槽204a的侧壁和鳍结构104的顶面之间的角θ1为约90度。
[0060] 如图2F所示，根据本发明的一些实施例，在去除鳍结构104的部分之后，在沟槽204a中形成外延结构210。
[0061] 外延结构210包括源极/漏极外延结构。在一些实施例中，当N型FET(NFET)器件是期望的时，源极/漏极外延结构包括外延生长的硅(外延Si)。可选地，当P型FET(PFET)器件是期望的时，源极/漏极外延结构包括外延生长的硅锗(SiGe)。
[0062] 图2G是根据本发明的一些实施例的图2F的区域A的放大图。如图2G所示，外延结构210具有菱形上部和柱状下部。外延结构210的菱形上部具有四个小平面210A、210B、210C和210D。每个小平面均具有(111)晶体取向。外延结构210的柱状下部具有底面和邻接底面的侧壁。底面和侧壁之间的角θ1为约90度。此外，外延结构210的柱状下部的底面与隔离结构108的顶面基本齐平。
[0063] 如图2G所示，外延结构210具有高度Ht1和宽度W1。在一些实施例中，高度Ht1在从约10nm至约300nm的范围内。如果高度Ht1太大，则电阻将变低。如果高度Ht1太小，则电阻变高而影响器件速度。在一些实施例中，宽度W1在从约10nm至约100nm的范围内。如果宽度W1太大，则外延结构210可以与相邻的外延结构210合并并且引起短路效应。如果宽度W1太小，则用于与外延结构210接触的接触窗口将变窄，并且因此可以破坏电路效应。
[0064] 此外，外延结构210的高度Ht1与鳍侧壁间隔件105的高度H2的比率(Ht1/H2)在从约1.5至约10的范围内。如果比率太小，则鳍侧壁不能对EPI高度提供有效支撑并且引起短EPI结构。
[0065] 图3A至图3B示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的各个阶段的侧视图。
[0066] 如图3A所示，在一些实施例中，剩余的鳍结构104的顶面低于隔离结构108的顶面。通过使位于隔离结构108下方的鳍结构104的部分凹进来形成沟槽204b。在一些其他实施例中，沟槽204b的侧壁和鳍结构104的顶面之间的角θ2为约90度。沟槽204b从隔离结构108的顶面延伸至深度D1，深度D1在从约0.1nm至约50nm的范围内。
[0067] 如图3B所示，根据本发明的一些实施例，在去除鳍结构104的部分之后，在沟槽204b中形成外延结构212。外延结构212包括源极/漏极外延结构。在一些实施例中，当N型FET(NFET)器件是期望的时，源极/漏极外延结构包括外延生长的硅(外延Si)。可选地，当P型FET(PFET)是期望的时，源极/漏极外延结构包括外延生长的硅锗(SiGe)。
[0068] 图3C是根据本发明的一些实施例的图3B的区域B的放大图。如图3C所示，外延结构212具有菱形上部和柱状下部。外延结构212的菱形上部具有四个小平面212A、212B、212C和212D。每个小平面均具有(111)晶体取向。外延结构212的柱状下部具有底面和邻接底面的侧壁。底面和侧壁之间的角θ2为约90度。此外，外延结构212的柱状下部的底面低于隔离结构108的顶面。
[0069] 如图3C所示，外延结构212具有高度Ht2和宽度W2。高度Ht1小于高度Ht2，并且宽度W1大于宽度W2。在一些实施例中，高度Ht2在从约15nm至约150nm的范围内。在一些实施例中，宽度W2在从约10nm至约100nm的范围内。
[0070] 外延结构210和外延结构212独立地包括诸如锗(Ge)或硅(Si)的单元素半导体材料；或诸如砷化镓(GaAs)、砷化铝镓(AlGaAs)的化合物半导体材料；或诸如硅锗(SiGe)、磷砷化镓(GaAsP)的半导体合金。
[0071] 通过外延工艺形成外延结构210和212。外延工艺包括选择性外延生长(SEG)工艺、CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延或其他适用的外延工艺。
[0072] 可以在外延工艺期间原位掺杂或不原位掺杂外延结构210和212。例如，外延生长的SiGe外延结构可以掺杂有硼；并且外延生长的Si外延结构可以掺杂有碳以形成Si:C外延结构、掺杂有磷以形成Si:P外延结构，或掺杂有碳和磷以形成SiCP外延结构。可以通过离子注入工艺、等离子体浸没离子注入(PIII)工艺、气体和/或固体源扩散工艺、或其他合适的工艺来实现掺杂。外延结构210和212可以进一步暴露于诸如快速热退火工艺的退火工艺。
[0073] 如果不原位掺杂外延结构210和212，则实施第二注入工艺(即，结注入工艺)以掺杂外延结构210和212。
[0074] 鳍结构104包括由栅电极110围绕或包裹的沟道区(未示出)。外延结构210和212的晶格常数与衬底102的晶格常数不同，沟道区被应变或施加应力以提高FinFET器件结构的载流子迁移率并且提高FinFET器件结构性能。
[0075] 应该注意，通过调整鳍侧壁间隔件105的H2和/或深度D1来控制外延结构210和212的体积和高度Ht1、Ht2。一旦外延结构210和212的体积和高度Ht1、Ht2受到良好地控制，则FinFET器件结构的性能进一步改进。例如，当改进FinFET器件结构时，器件迁移率(Id_Sat)将增大。
[0076] 图4A至图4D示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的各个阶段的侧视图。图4E是根据本发明的一些实施例的图4D的区域C的放大图。图4A至图4D示出了沿着图1的箭头1截取的侧视图，并且箭头1平行于X轴方向。
[0077] 参照图4A，在栅电极110的相对侧壁上形成栅极侧壁间隔件115，在鳍结构104的相对侧壁上形成鳍侧壁间隔件105。
[0078] 然后，如图4B所示，根据本发明的一些实施例，完全去除鳍侧壁间隔件105。结果，暴露鳍结构104的顶面和侧壁的部分。在鳍结构104上没有形成鳍侧壁间隔件105。
[0079] 如图4C所示，根据本发明的一些实施例，在完全去除鳍侧壁间隔件105之后，去除鳍结构104的部分。结果，通过使鳍结构104的部分凹进形成沟槽304。
[0080] 沟槽304具有位于隔离结构108下方的深度D2。在一些实施例中，深度D2在从约0.1nm至约50nm的范围内。在一些实施例中，沟槽304的侧壁和鳍结构104的顶面之间的角θ2为约90度。
[0081] 如图4D所示，根据本发明的一些实施例，在去除鳍结构104的部分之后，在沟槽304中且在鳍结构104上形成外延结构214。
[0082] 外延结构214包括诸如锗(Ge)或硅(Si)的单元素半导体材料；或诸如砷化镓(GaAs)、砷化铝镓(AlGaAs)的化合物半导体材料；或诸如硅锗(SiGe)、磷砷化镓(GaAsP)的半导体合金。
[0083] 通过外延工艺形成外延结构214。外延工艺可以包括选择性外延生长(SEG)工艺、CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延或其他适用的外延工艺。
[0084] 与外延结构210和212相同，外延结构214具有菱形上部和柱状下部。外延结构214的菱形上部具有四个小平面214A、214B、214C和214D。每个小平面均具有(111)晶体取向。
[0085] 应该注意，与图2G和图3C相比，在邻近图4E中的外延结构214处，没有形成鳍侧壁间隔件。因此，通过调整沟槽304(图4C中示出)的深度来控制外延结构214的体积和高度。此外，由于没有鳍侧壁间隔件抑制外延结构214的生长，所以外延结构214倾向于在X轴的方向上生长。因此，外延结构214的宽度W3大于鳍结构104的宽度W4。
[0086] 外延结构214具有高度Ht3和宽度W3。外延结构214的高度Ht3小于外延结构212的高度Ht2，并且外延结构212的宽度W2大于外延结构214的宽度W3。此外，外延结构214的高度Ht3小于外延结构210的高度Ht1，并且外延结构210的宽度W1大于外延结构214的宽度W3。
[0087] 再次参照图4D，两个邻近的外延结构214之间的间距S在从约0.1nm至约100nm的范围内。在一些实施例中，外延结构214的宽度W3在从约10nm至约100nm的范围内。在一些实施例中，外延结构214的高度Ht3在从约10nm至约300nm的范围内。在一些实施例中，外延结构214的高度与宽度的比率(Ht3/W3)在从约0.1至约10的范围内。
[0088] 然后，FinFET器件结构可以继续进行其他工艺以形成其他结构或器件。在一些实施例中，金属化包括诸如传统的通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各种互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。
[0089] 提供了用于形成鳍式场效应晶体管(FinFET)器件结构的实施例。FinFET器件结构包括在衬底之上延伸的鳍结构以及形成在鳍结构上的外延结构。在一些实施例中，鳍侧壁间隔件形成为邻近外延结构。鳍侧壁间隔件配置为控制外延结构的体积和高度。在一些其他实施例中，不形成邻近外延结构的鳍侧壁间隔件，通过调整沟槽的深度来控制外延结构的体积和高度，其中通过使鳍结构的顶部凹进来形成沟槽。一旦外延结构的体积和高度受到控制，就进一步改进了FinFET器件结构的性能。
[0090] 在一些实施例中，提供了一种鳍式场效应晶体管(FinFET)器件结构。FinFET结构包括衬底和在衬底之上延伸的鳍结构。FinFET结构包括形成在鳍结构上的外延结构，并且外延结构具有第一高度。FinFET结构也包括形成为邻近外延结构的鳍侧壁间隔件。鳍侧壁间隔件具有第二高度，并且第一高度大于第二高度，并且鳍侧壁间隔件配置为控制外延结构的体积和第一高度。
[0091] 在一些实施例中，提供了一种鳍式场效应晶体管(FinFET)器件结构。FinFET结构包括衬底和在衬底之上延伸的鳍结构。FinFET结构也包括形成在衬底上的隔离结构，并且鳍结构嵌入在隔离结构中。FinFET结构还包括形成在鳍结构上的第一外延结构，第一外延结构和鳍结构之间的界面位于隔离结构的顶面下方，并且没有形成邻近第一外延结构的鳍侧壁间隔件。
[0092] 在一些实施例中，提供了一种形成鳍式场效应晶体管(FinFET)器件结构的方法。该方法包括提供衬底以及在衬底之上形成鳍结构。该方法也包括在鳍结构的中心部分上方形成栅极堆叠件结构以及在栅极堆叠件结构的顶面和侧壁上形成栅极侧壁间隔件，以及在鳍结构的顶面和侧壁上形成鳍侧壁间隔件。该方法还包括去除栅极侧壁间隔件的顶部和鳍侧壁间隔件的顶部以暴露栅极堆叠件结构的顶部和鳍结构的顶部。该方法包括去除鳍侧壁间隔件的部分，并且鳍侧壁间隔件具有第二高度。该方法还包括使鳍结构的部分凹进以形成沟槽。该方法也包括从沟槽外延生长外延结构，并且在鳍结构上方形成外延结构，并且外延结构具有第一高度，并且第一高度大于第二高度。
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