1.一种存储器结构，包括：
具有实质平坦的表面的半导体衬底；
有源条带的第一堆叠和有源条带的第二堆叠，所述有源条带的第一堆叠和所述有源条带的第二堆叠形成在所述半导体衬底的表面上并沿第一方向由预定距离分开，其中有源条带的每个堆叠包括两个或更多个有源条带，所述两个或更多个有源条带在两个或更多个隔离的平面上彼此叠放并沿第二方向彼此实质纵长对齐，所述第二方向实质平行于所述平坦的表面，并且其中每个有源条带包括设置在第二半导体层与第三半导体层之间的第一导电类型的第一半导体层，所述第二半导体层和所述第三半导体层各自为第二导电类型，所述第一半导体层、第二半导体层和第三半导体层各自包括多晶硅或硅锗；
电荷俘获材料；以及
多个导体，每个导体沿实质垂直于所述平坦的表面的第三方向纵长延展，每个导体在所述导体的组内，该组导体设置在有源条带的所述第一堆叠与有源条带的所述第二堆叠之间并由所述电荷俘获材料与有源条带的每个堆叠分开，从而在每个有源条带中形成至少一个NOR串，每个NOR串包含多个储存晶体管，所述多个储存晶体管由所述有源条带的第一半导体层、第二半导体层和第三半导体层及其相邻的电荷俘获材料以及所述组内的所述导体形成。
2.根据权利要求1所述的存储器结构，其中，(a)每个有源条带中的所述第一半导体层、第二半导体层和第三半导体层分别提供所述薄膜储存晶体管的沟道区域、源极区域和漏极区域，(b)每个有源条带的所述薄膜储存晶体管共享公共的源极区域和漏极区域，并且(c)所共享的源极区域和共享的漏极区域中的一个相对于在所述半导体衬底中形成的所述电路被电隔离，除非所述有源条带中形成的薄膜晶体管的选择的组中的一个或多个被施为导通以将被电隔离的共享区域的寄生电容器或本征电容器充电到预定电压。
3.根据权利要求1所述的存储器结构，进一步包括沿所述第一方向形成的第二多个导体，所述第二多个导体各自将所述半导体衬底的表面处的所述电路的一部分连接到充当所述薄膜储存晶体管的栅极电极的、所述第一多个导体中的选择的导体。
4.根据权利要求3所述的存储器结构，其中所述第二多个导体形成在所述平坦的表面与所述有源条带之间，所述存储器结构进一步包括沿所述第一方向形成在所述有源条带上方的第三多个导体，所述第三多个导体各自将所述半导体衬底的表面处的所述电路的一部分连接到充当所述薄膜储存晶体管的栅极电极的、所述第一多个导体中的选择的导体。
5.根据权利要求4所述的存储器结构，其中连接到所述第二多个导体的所述第一多个导体中的所选择的导体和连接到所述第三多个导体的所述第一多个导体中的选择的导体设置在有源条带的相对侧上。
6.根据权利要求1所述的存储器结构，其中每个有源条带进一步包括至少一个金属层，所述金属层与所述第二半导体层和所述第三半导体层中的一个或两个电接触，并且与所述第二半导体层和所述第三半导体层中的一个或两个实质纵长对齐。
7.根据权利要求1所述的存储器结构，其中在读取或编程操作期间，仅与NOR串的寻址的储存晶体管相关联的所述导体暂时升高到所述读取或所述编程操作所需的所述预定电压，而与所述NOR串的全部其它储存晶体管相关联的导体保持在低于擦除的储存晶体管的阈值电压的电压。
8.根据权利要求7所述的存储器结构，其中与多于一个平面上的有源条带相关联的储存晶体管在单个并行编程操作中被编程。
9.根据权利要求7所述的存储器结构，其中在一个或多个平面中实施寻址的储存晶体管的一个或多个读取操作之前，在一个或多个平面中的每个有源条带的所述第二半导体层或所述第三半导体层被适当地并发预充电到与读取操作相关联的预定电压，而所述第二半导体层或所述第三半导体层借助于沿其相关联的有源条带的电容实质保持预定电压。
10.根据权利要求1所述的存储器结构，其中储存在所述储存晶体管的一个或多个中的数据具有短于一年的数据保留时间和大于10000个编程/擦除周期的编程/擦除周期耐久性。
11.根据权利要求10所述的存储器结构，其中每个储存晶体管中的电荷将所述储存晶体管设置为对应于两个或更多个电荷状态中的一个的阈值电压。
12.根据权利要求1所述的存储器结构，进一步包括在所述第一半导体层与所述第二半导体层之间以及在所述第二半导体层与所述第三半导体层之间的掺杂剂扩散阻挡层。
13.根据权利要求2所述的存储器结构，其中每个薄膜储存晶体管的所述沟道区域由第一导电类型的半导体材料的支柱连接到所述半导体衬底，其中所述半导体衬底通过所述支柱为每个薄膜储存晶体管的所述沟道区域提供预定的反向偏置电压，所述反向偏置电压抑制在读取操作期间的阈值以下的泄漏或在擦除操作期间的擦除电压。
14.根据权利要求2所述的存储器结构，其中所述沟道区域的长度足够短，以通过在所述第一半导体层、第二半导体层和第三半导体层与所述第一多个导体中的对应导体之间的边缘电场下横向跳跃传导以及隧穿储存的电荷来实现擦除。
15.根据权利要求2所述的存储器结构，其中所述半导体结构的薄膜晶体管被组织成可寻址的存储器页面，每个存储器页面属于相邻NOR串的对应的储存平面，其中每个存储器页面包括来自所述对应的储存平面的一组薄膜储存晶体管，通过激活所述第二多个导体中的一个、所述第三多个导体中的一个或所述第二导体和所述第三多个导体中的每个中的一个来同时访问该组薄膜储存晶体管。
16.根据权利要求15所述的存储器结构，其中所述薄膜储存晶体管被组织成可寻址的存储器切片，每个存储器片包括堆叠中的不同储存平面中的每个的相邻存储器页面。
17.根据权利要求16所述的存储器结构，其中所述薄膜储存晶体管被组织成可寻址的存储器象限，每个象限包括多个相邻存储器切片。
18.根据权利要求17所述的存储器结构，其中所述薄膜储存晶体管被组织成存储器块，每个存储器块包括相邻存储器象限的二乘二配置。
19.根据权利要求18所述的存储器结构，其中所述象限中的第一个中的薄膜储存晶体管和所述象限中的第二个中的薄膜储存晶体管在所述半导体衬底的表面处共享一组公共的电路。
20.根据权利要求1所述的存储器结构，其中每个NOR串是可单独寻址的，并且其中多个所述NOR串中的每个中的储存薄膜晶体管被同时编程、擦除和读取。
21.根据权利要求2所述的存储器结构，其中所述半导体衬底的表面处的所述电路选择性地将所述本征电容器充电到读取电压、编程电压、编程禁止电压、擦除电压或用于设置被指定为参考串的NOR串的可编程薄膜晶体管的电压中的一个。
22.根据权利要求21所述的存储器结构，其中在选择的多个NOR串的每个中的选择的薄膜储存晶体管的读取操作期间，(i)所选择的NOR串的每个中的薄膜储存晶体管的所选择的组将所述NOR串的所述第二半导体层和第三半导体层中的浮置的一个的本征电容器充电到来自所述半导体衬底的表面处的所述电路的预定电压；(ii)此后，每个选择的NOR串的所述第二半导体层和第三半导体层中的另一个被充电到读取感测电压，并且被连接到所述半导体衬底的表面处的所述电路中的感测放大器；(iii)与所选择的薄膜储存晶体管相关联的、第一多个导体中的对应导体被设置为一系列预定的读取电压或电压斜升，而所述第一多个导体中的所有未选择的导体保持处于其不导通状态。
23.根据权利要求2所述的存储器结构，其中在编程操作期间，所选择的薄膜储存晶体管的源极区域、漏极区域和沟道区域的本征电容器被各自暂时预充电到虚拟接地电压或编程禁止电压。
24.根据权利要求15所述的存储器结构，其中在每个储存平面中提供一个或多个备用NOR串，所述一个或多个备用NOR串用于替换相同储存平面中的多个NOR串中的任何一个。
25.根据权利要求15所述的存储器结构，其中所述储存平面中的一个或多个被指定为冗余平面，所述冗余平面提供备用NOR串，所述备用NOR串用于替换其它储存平面中的NOR串或用于替换其它储存平面上的存储器页面。
26.根据权利要求15所述的存储器结构，其中所述充电的本征电容器在待机模式下在后台刷新，或者在预期即将发生的读取操作时针对所选择的存储器块启动充电，以便允许在一个或多个储存平面上的一个或多个存储器页面中的薄膜储存晶体管的快速后续并发读取或快速后续随机访问读取。
27.根据权利要求2所述的存储器结构，其中所述半导体衬底的表面处的所述电路包括数据完整性电路，所述数据完整性电路在检测到错误时将所述错误通信到片上纠错电路或外部系统控制器，从而使得所述片上电路或所述外部系统控制器能够实施数据恢复和编程刷新操作。
28.根据权利要求2所述的存储器结构，其中每个有源条带包括沿所述有源条带的一侧形成的第一NOR串和沿所述有源条带的另一侧形成的第二NOR串，其中在第一有源条带的所述第一NOR串与相邻有源条带的所述第二NOR串之间的所述导体充当在所述第一NOR串和所述第二NOR串的对应的薄膜储存晶体管之间的共享栅极电极，从而形成有关的晶体管对，其中所述第一NOR串的薄膜储存晶体管充当所述第二NOR串中对应的薄膜储存晶体管的参考晶体管，其中每个参考晶体管当所述有关的晶体管对中的另一个保持擦除状态时保持编程状态，反之亦然，并且其中来自有关的晶体管对的所述薄膜储存晶体管的输出信号被同时馈送到差分感测放大器中以确定由所述输出信号表示的所述数据。
29.根据权利要求16所述的存储器结构，其中在距所述半导体衬底表面处的所述电路预定距离内的一个或多个存储器页面或存储器切片中的薄膜储存晶体管被配置为用作有关的晶体管对(“高速配置”)。
30.根据权利要求29所述的存储器结构，其中所述页面或所述切片的剩余部分被配置为以与所述存储器页面或切片内的两个或更多个薄膜储存晶体管的一个参考晶体管共同操作(“低成本配置”)。
31.根据权利要求30所述的存储器结构，其中在所述低成本配置下，在每个薄膜储存晶体管中储存多于一个二进制位信息，并且其中提供多于一个参考NOR串以读取所储存的多位信息。
32.根据权利要求30所述的存储器结构，其中在所述高速配置下操作的所述薄膜储存晶体管储存片上资源管理数据以由外部控制器使用，其中所述片上资源管理数据包含以下中的一个或多个：储存在所述存储器电路中的文件的可更新文件分配表，唯一标识符索引号，编程/擦除周期计数，芯片温度，以及当更新时附加到每个储存的数据文件的时间戳。
33.根据权利要求15所述的存储器结构，其中所述衬底表面处的所述电路进一步包括重叠的流水线流式传输电路，所述流水线流式传输电路感测感测放大器中储存的数据的存储页面并将所述感测的数据传输到用于串行位流式传输或用于来自所述存储器电路的并行字宽输出的数据缓冲器，以及并发地从所述存储器结构读取所述储存的数据的下一存储器页面以用于在所述感测放大器中进行感测。
34.根据权利要求2所述的存储器结构，其中所述第一半导体层设置在由移除全部或部分牺牲层而得到的空腔或凹槽中。
35.根据权利要求34所述的存储器结构，其中当在所述导体与所述第二半导体子层和所述第三半导体子层之间施加适当的电压时，所述第一半导体子层具有足够薄以被容易地耗尽的厚度。
36.根据权利要求34所述的存储器结构，其中形成在有源条带的相对侧上的相邻NOR串具有其相应的沟道，所述沟道由窄脊彼此隔离。
37.在集成电路中，一种在半导体衬底上的存储器结构包括以多个堆叠布置的非易失性或准易失性薄膜晶体管的隔离的NOR串，所述堆叠沿第一方向间隔开，其中每个NOR串从所述半导体衬底中的电路被单独访问，以将NOR串的本征电容临时充电到预定电压，所述预定电压选自用于编程、编程禁止、擦除或读取所述NOR串中的个别薄膜晶体管的电压。
38.根据权利要求37所述的存储器结构，其中所述NOR串在每个堆叠中彼此叠放布置，每个NOR串沿与所述半导体衬底实质平行的第二方向延展，所述半导体衬底具有沿与所述半导体衬底实质垂直的第三方向延展的间隔开的字线导体，并且其中所述薄膜晶体管中的电流沿实质平行于所述第三方向的方向流动。
39.根据权利要求37所述的存储器结构，其中所述NOR串被提供了彼此叠放的间隔开的字线导体，每个所述字线导体沿与所述半导体衬底实质平行的第二方向延展，每个NOR串沿实质垂直于所述半导体衬底的第三方向延展，并且其中所述薄膜晶体管中的电流沿实质平行于所述第二方向的方向流动。
40.根据权利要求37所述的存储器结构，其中所述NOR串中的选择的NOR串被单独地寻址和充电，并且以一个或多个NOR串的组共同编程、编程禁止、擦除或读取。
41.根据权利要求37所述的存储器结构，其中每个NOR串中的所述薄膜晶体管共享源极子层和漏极子层，每个薄膜晶体管进一步包括沟道子层、字线导体以及在字线导体与沟道子层之间的电荷俘获材料。
42.根据权利要求41所述的存储器结构，其中在形成所述沟道子层之前，在每个NOR串的所共享的源极子层与漏极子层之间提供牺牲子层，其中所述牺牲子层被部分或全部选择性地蚀刻，以在所述第二子层与所述第三子层之间形成空腔。
43.根据权利要求42所述的存储器结构，其中所述牺牲子层被部分或全部选择性地蚀刻以在所述第二子层与所述第三子层之间形成空腔。
44.根据权利要求43所述的存储器结构，其中同时形成每个堆叠的所述NOR串中的全部薄膜晶体管的所述沟道子层。
45.根据权利要求42所述的存储器结构，其中在提供所述电荷俘获材料之后，同时形成用于每个堆叠中的所述薄膜晶体管的沟道子层。
46.一种存储器电路，包括：
半导体衬底，所述半导体衬底具有实质平坦的表面并包含在其中和其上形成的电路；
在所述半导体衬底的平坦的表面上形成的电介质层；
形成在所述电介质层上的半导体结构，包括设置在第二半导体子层与第三半导体子层之间的第一导电类型的第一半导体子层，所述第二半导体子层和所述第三半导体子层各自为第二导电类型，所述第一半导体子层、第二半导体子层和第三半导体子层为所述半导体结构提供侧壁；
实质在所述半导体结构外部的导体，所述导体与所述第一半导体子层的一部分实质对齐；以及
电荷储存层，所述电荷储存层设置在所述导体与所述半导体子层的对齐部分之间的所述半导体结构的侧壁上，其中所述第一半导体子层、第二半导体子层和第三半导体子层分别提供薄膜储存晶体管的沟道区域、源极区域和漏极区域，其中所述导体向所述薄膜储存晶体管提供栅极电极，并且其中所述第二半导体子层和所述第三半导体子层中的一个相对于在所述半导体衬底中形成的所述电路被电隔离，除非所述沟道区域被施为导通。
47.根据权利要求46所述的存储器电路，其中所述第二半导体子层和所述第三半导体子层之间的分隔具有由牺牲材料实质限定的厚度，并且其中在从所述第二半导体子层与所述第三半导体子层之间移除所述牺牲材料的至少一部分之后提供所述第一半导体子层。
48.根据权利要求47所述的存储器电路，其中所述牺牲材料的一部分保留在所述第二半导体子层与所述第三半导体子层之间，以提供机械支持和隔离。
49.根据权利要求46所述的存储器电路，进一步包括在所述第一半导体子层与所述第二半导体子层和所述第三半导体子层中的一个或两个之间的掺杂剂扩散阻挡层。
50.一种半导体制造工艺，包括：
提供半导体衬底并在其中和其上形成电路；
在所述半导体衬底上提供多个有源层和掩埋触点，每个有源层包括第一导电类型的第一半导体层，所述第一半导体层在第二导电类型的第二半导体层与第二导电的第三半导体层之间，其中除了在所述掩埋触点处之外，每个有源层由电介质层与下有源层或所述半导体衬底电隔离，其中所述掩埋触点将每个有源层的所述第二半导体层或所述第三半导体层中的一个或多个连接到所述半导体衬底的所述电路；
各向异性地图案化和蚀刻所述多个有源层，以提供沿第一方向彼此分开的第一组沟槽，所述沟槽具有在第二方向上纵长延伸的侧壁，所述第一方向和所述第二方向实质平行于所述半导体衬底的表面；
在所述沟槽的侧壁上共形地提供电荷俘获材料；
用导电材料填充所述沟槽；并且
图案化和蚀刻所述导电材料的一部分，使得剩余的导电材料形成多个导体，所述导体沿实质垂直于所述半导体衬底的表面的第三方向纵长延展；
除了在暴露所述导体的多个触点开口处之外，在所述有源层上提供一层电介质材料；
并且
提供导电接线，所述导电接线将在所述触点开口处所暴露的导体连接到所述半导体衬底中的所述电路。
51.根据权利要求50所述的工艺，进一步包括提供第二组导电接线，所述第二组导电接线包含用于连接到所述导体的触点，其中图案化和蚀刻所述沟槽的步骤暴露所述触点，使得当形成所述导体时实现与所述导体的电连接。
52.根据权利要求50所述的工艺，其中所述电荷俘获材料被提供为具有这样的厚度，所述厚度使得当在所述导体之一与所述第一半导体层、第二半导体层和第三半导体层之间施加超过预定值的电压时，来自所述第一半导体层、第二半导体层和第三半导体层的电子通过电场协助隧穿或直接隧穿机制隧穿到所述电荷俘获材料中。
53.根据权利要求50所述的工艺，其中所述电荷俘获材料被提供为具有这样的厚度，所述厚度使得来自所述第二半导体层和所述第三半导体层中的一个的电子通过沟道热电子注入机制注入到所述沟道上的所述电荷俘获材料中。
54.一种用于三维存储器块的半导体制造工艺，包括：
提供半导体衬底并在其中和其上形成电路；
形成第一组低电阻率导体接线，所述第一组低电阻率导体接线在所述半导体衬底上方并通过通孔开口连接到所述电路；
沉积和平坦化第一隔离层；
在所述第一隔离层中形成第一组掩埋触点，以提供与所述半导体衬底中的所述电路的电连接；
在所述第一隔离层上形成半导体材料的第一平面，半导体材料的所述第一平面包括第一牺牲材料的层以及第一导电类型的第二半导体子层和第一导电类型的第三半导体子层，所述第一牺牲材料的层限定用于要形成的第一半导体子层的空间，所述第一导电类型的第二半导体子层和所述第一导电类型的第三半导体子层由所述第一牺牲材料的层分开，其中所述第一组掩埋触点在所述第二半导体子层或所述第三半导体子层与所述半导体衬底中的所述电路之间提供电接触；
图案化并移除半导体材料的所述第一平面的部分，以为下一组所述掩埋触点腾出空间；
重复预定次数的以下步骤：(i)沉积和平坦化附加的隔离层；(ii)形成所述下一组掩埋触点，以提供与所述半导体衬底中的所述电路的电连接；(iii)在所述附加的隔离层和所述下一组掩埋触点上形成以提供半导体材料的附加平面，半导体材料的所述附加平面包括所述第一牺牲层的层以及所述第一导电类型的第二半导体子层和所述第一导电类型的第三半导体子层，所述第一导电类型的第二半导体子层和所述第一导电类型的第三半导体子层由所述第一牺牲材料的层分开，其中半导体的所述附加平面的附加第二半导体层或第三半导体子层由附加组的掩埋触点中的一个电接触；以及(iv)图案化和移除半导体材料的所述附加平面的部分，以为附加的下一组掩埋触点提供空间；并且
图案化和各向异性地蚀刻所述隔离层和半导体材料的所述平面，以形成有源条带的阵列。
55.根据权利要求54所述的工艺，进一步包括同时退火所述第一平面和半导体材料的每个所述附加平面，以激活所述第二半导体子层和所述第三半导体子层中的掺杂剂。
56.根据权利要求54所述的工艺，其中使用准分子激光的浅退火个别退火所述半导体材料的每个平面。
57.根据权利要求54所述的工艺，其中使用硬掩模进行所述第一隔离层、半导体材料的所述第一平面、所述附加隔离层和半导体材料的所述附加平面的图案化和各向异性蚀刻。
58.根据权利要求54所述的工艺，其中有源条带的所述阵列包括有源条带的多个堆叠，每个堆叠由第一组沟槽中的一个沿第一方向与相邻的堆叠分开，每个堆叠具有在第二方向上纵长延伸的侧壁，所述第一方向和所述第二方向实质平行于所述半导体衬底的表面。
59.根据权利要求58所述的工艺，进一步包括使用第二牺牲材料在有源条带的所述堆叠之间填充所述沟槽。
60.根据权利要求59所述的工艺，进一步包括：
通过部分地蚀刻所述第二牺牲材料形成第二组沟槽，以暴露有源条带的所述堆叠的一个或两个侧壁的部分以及有源条带的每个堆叠的底部；以及
从所有有源条带移除所述第一牺牲材料的至少一部分，其中使用蚀刻剂进行所述移除，所述蚀刻剂在不物质上蚀刻每个有源条带中的所述第二半导体子层和所述第三半导体子层或第二牺牲材料的情况下选择性地移除所述第一牺牲材料，并且其中所述移除在每个有源条带中的半导体子层的所述第二层与所述第三层之间形成凹槽或空腔。
61.根据权利要求60所述的工艺，进一步包括将第二导电类型的所述第一半导体子层沉积到所述凹槽或所述空腔中并与所述第二组沟槽的侧壁共形，以及然后除了从所述凹槽或所述空腔内部，从所述侧壁移除所述第一半导体子层。
62.根据权利要求61所述的工艺，进一步包括形成电荷储存层，所述电荷储存层与所述侧壁共形，并且在通过移除所述第二牺牲材料而暴露的第一组沟槽中的每个的底部上延展。
63.根据权利要求62所述的工艺，其中所述电荷储存层包括1-8nm厚的隧穿电介质膜，所述1-8nm厚的隧穿电介质膜通过化学或原子层沉积，或氧化硅的氧化，或氮化硅的氧化，或带隙工程氧化物-氮化物-氧化物电介质夹层而形成，所述工艺进一步包括沉积电荷俘获层，所述电荷俘获层包括4-8nm厚的富硅氮化硅，覆盖有选自氧化硅的4-15nm阻挡电介质膜或包含氧化铝、氧化铪及其一些组合的材料的高电介质常数膜。
64.根据权利要求63所述的工艺，进一步包括：
在所述第一组沟槽中提供与所述暴露的电荷储存层相邻的导电材料；并且图案化和蚀刻导电材料以形成多个导体，所述多个导体沿基本垂直于所述半导体衬底表面的第三方向纵长延展。
65.根据权利要求64所述的工艺，进一步包括：
在有源条带的所述堆叠和所述导体上提供电介质层；在所述电介质中形成开口，用于电接触所述第一组沟槽中的所述导体；并且
在所述电介质层上提供第二组低电阻率导体布线，所述第二组低电阻率导体布线通过所述电介质层中的所述开口与所述导体电接触。
66.根据权利要求65所述的工艺，其中每个有源条带的所述第二半导体子层或所述第三半导体子层通过所述电介质层中的所述开口连接到所述第二组低电阻率导体布线，所述开口设置为一组步进阶梯通孔。
67.根据权利要求65所述的工艺，进一步包括：在所述第一组沟槽中提供所述导电材料之前，从所述第一组沟槽的至少每个交替的底部移除所述电荷储存层，以暴露用于与所述第一组低电阻率导体布线电接触的开口，并且其中在所述电介质层中到所述第二组低电阻率导体布线的所述开口仅被提供给不与所述第一组低电阻率布线电接触的导体。
68.根据权利要求63所述的工艺，其中仅在所述第一组沟槽中的所选择的沟槽中设置侧壁，并且其中在形成所述电荷储存层之后进行移除所述第一牺牲材料，使得未被所述电荷储存层覆盖的侧壁提供背侧访问以移除所述第一牺牲材料。
69.根据权利要求59所述的工艺，进一步包括：
受控的侧向蚀刻以移除所述第一牺牲材料的至少一部分以在有源条带的每个堆叠的侧壁中形成凹槽，使得每个有源条带的相对侧的凹槽通过所述有源条带中的所述第一牺牲材料的剩余部分彼此分开；并且
沉积第二导电类型的半导体材料以在所述凹槽中形成第一半导体子层并在有源条带的所述堆叠的侧壁上共形。
70.根据权利要求69所述的工艺，进一步包括，在沉积所述半导体材料之前，通过化学或原子层沉积或通过热生长提供与所述凹槽共形的掺杂剂扩散阻挡层，所述扩散阻挡层具有在一个原子层与三纳米之间的厚度。
71.根据权利要求54所述的工艺，进一步包括在半导体材料的每个平面中提供低电阻率金属或硅化物子层，所述低电阻率金属或硅化物子层与所述第二半导体子层和所述第三半导体子层中的一个或两个接触。
72.根据权利要求64所述的工艺，进一步包括在位于导体之间的区域中沿有源条带的所述堆叠的侧壁移除所述电荷储存层的至少一部分。
73.根据权利要求54所述的工艺，其中第一导电类型的所述第二半导体子层和第一导电类型的所述第三半导体子层通过以下提供：
提供第三牺牲材料的层以夹层所述第一牺牲层；
选择性地移除所述第三牺牲材料以形成空腔；并且
使用半导体材料填充所述空腔以同时形成所述堆叠的第二半导体子层和第三半导体子层。
74.根据权利要求70所述的工艺，进一步包括：
在半导体材料的每个平面中，在所述第二半导体子层或所述第三半导体子层与所述隔离层中的相邻的一个之间提供第四牺牲层；
选择性地移除所述第四牺牲层以形成凹槽或空腔；
使用与所述第二半导体子层或所述第三半导体子层接触的低电阻率金属或硅化物子层填充所述空腔；并且
从每个有源条带的所述侧边缘移除所述低电阻率金属或硅化物子层。
75.一种用于三维存储器块的半导体制造工艺，包括：
提供半导体衬底并在其中和其上形成电路；
形成第一组低电阻率导体接线，所述第一组低电阻率导体接线在所述半导体衬底上方并通过通孔开口连接到所述电路；
沉积和平坦化第一隔离层；
在所述第一隔离层中形成第一组掩埋触点，以提供与所述半导体衬底中的所述电路的电连接；
在所述第一隔离层上形成半导体材料的第一平面，半导体材料的所述第一平面包括第一牺牲材料的层以及第一导电类型的第二半导体子层和第一导电类型的第三半导体子层，所述第一牺牲材料的层限定用于要形成的第一半导体子层的空间，所述第一导电类型的第二半导体子层和所述第一导电类型的第三半导体子层由所述第一牺牲材料的层分开，其中所述第一组掩埋触点在所述第二半导体子层或所述第三半导体子层与所述半导体衬底中的所述电路之间提供电接触；
图案化并移除半导体材料的所述第一平面的部分，以为下一组掩埋触点腾出空间；
重复预定次数的以下步骤：(i)沉积附加的隔离层；(ii)形成所述下一组掩埋触点，以提供与所述半导体衬底中的所述电路的电连接；(iii)在所述附加的隔离层上形成半导体材料的附加平面，半导体材料的所述附加平面包括所述第一牺牲材料的层以及所述第一导电类型的第二半导体子层和所述第一导电类型的第三半导体子层，所述第一导电类型的第二半导体子层和所述第一导电类型的第三半导体子层由所述第一牺牲材料的层分开，其中半导体的所述附加平面的第二半导体子层和第三半导体子层中的一个或多个由该下一组掩埋触点中的一个电接触；以及(iv)图案化和移除半导体材料的所述附加平面的部分，以为附加的下一组掩埋触点提供空间；并且
图案化和各向异性地蚀刻所述隔离层和半导体材料的所述平面以形成有源条带的阵列，有源条带的所述阵列包括有源条带的多个堆叠，所述有源条带的多个堆叠沿第一方向由具有侧壁的第一组沟槽彼此分开，所述侧壁沿与所述半导体衬底的表面基本上平行的第二方向纵长延伸；
形成与有源条带的所述堆叠的暴露的侧壁共形的电荷储存层；
图案化和蚀刻所述电荷储存层中的开口，以暴露有源条带的每个堆叠的一个或两个侧壁中的区域；
选择性地从所暴露的侧壁蚀刻每个有源条中的第一牺牲材料，以在所述第二半导体子层和所述第三半导体子层之间形成一个或多个空腔；并且
将半导体材料沉积在所述空腔中和所述第一组沟槽中的暴露的沟槽的所选择的部分中，以在所述第一组沟槽的暴露的沟槽中形成第一半导体子层和半导体材料的支柱。
76.根据权利要求75所述的工艺，其中分开半导体材料的相邻平面的隔离层被蚀刻以创建气隙，所述气隙减小耦合在所述有源条带之间的寄生电容。
77.根据权利要求75所述的工艺，其中半导体材料的所述支柱部分地环绕每个堆叠中的所述有源条带，以在接近的有源条带之间电屏蔽。
78.根据权利要求77所述的工艺，其中半导体材料的所述支柱将每个有源条带的所述第一子层连接到所述半导体衬底中的电路。
79.一种方法，用于系统控制器或主机设备快速确定储存在许多存储器电路中的一个上的数据文件的最新版本的位置，所述方法包括：
在每个存储器电路中：
(a)将所述数据文件的指定的一个或多个页与所述系统控制器生成的唯一标识符索引号相关联，并将所述唯一标识符索引号附加到所述数据文件；并且
(b)每次在所述存储器电路中储存或更新所述数据文件时，将时间戳与所述唯一标识符索引号相关联，其中储存在每个存储器电路中的全部文件的全部唯一标识符索引号储存在所述存储器电路中的查找表中，所述查找表具有最新的时间戳和所述文件被储存在所述存储器电路中的位置；
从所述系统控制器或所述主机设备发送搜索请求，所述搜索请求同时被广播到一个或多个所述存储器电路，所述搜索请求指定要定位的所述文件的所述唯一标识符索引号；并且
在每个存储器电路中，使用异或(XOR)电路或内容可寻址存储器(CAM)电路将所广播的唯一标识符索引号与储存在所述存储器电路的查找表中的所述唯一标识符索引号进行比较，并且当找到匹配时，连同其时间戳和位置报告给所述系统控制器，其中当找到多于一个匹配时，所述系统控制器从所报告的位置中选择其相关联的时间戳是所报告的时间戳中最新的时间戳的位置。
80.根据权利要求79所述的方法，其中每个存储器电路包括被配置为操作为低读取延迟缓存存储器的部分，并且其中所述查找表储存在所述缓存存储器中。
81.根据权利要求79所述的方法，其中每个存储器电路包括数据完整性电路，当检测到所述存储器电路中的错误时，所述数据完整性电路将所述错误通信到片上纠错电路或所述系统控制器，从而使得所述片上纠错电路或所述系统控制器能够实施数据恢复和编程刷新操作。
82.根据权利要求79所述的方法，其中每个存储器电路包括允许使用一个或多个常规DRAM、SRAM、NOR闪存、NAND闪存、闪存固态驱动器、字宽或串行位流式传输协议来直接访问所述存储器电路的接口电路。
83.根据权利要求79所述的方法，进一步包括：在每个存储器电路中，在后台模式下对所述存储器电路的一部分进行读取刷新或编程刷新操作，同时在所述存储器电路的第二部分中并发地实施读取、编程或擦除操作，并使所述存储器电路的第三部分掉电。
84.根据权利要求79所述的方法，进一步包括在每个存储器电路中储存片上资源管理数据，所述片上资源管理数据包含以下中的一个或多个：用于储存在所述存储器电路中的文件的可更新文件分配表、唯一标识符索引号、编程/擦除周期计数、芯片温度，以及当其被更新时附加到每个储存的数据文件的时间戳。
85.根据权利要求79所述的方法，进一步包括在每个存储器电路中提供流水线流式传输电路，所述流水线重叠进行流式传输电路感测感测放大器中储存的数据的存储页，以及将所感测的数据传输到用于串行位流式传输或用于来自所述存储器电路的并行字宽输出的数据缓冲器，以及并发地从所述存储器结构读取所述储存的数据的下一存储器页以用于在所述感测放大器中进行感测。
86.一种存储器电路，所述存储器电路被组织成多个存储器页，包括控制电路，用于(a)将指定的一个或多个存储器页关联到数据文件并将所述数据文件与系统控制器或主机设备生成的唯一标识符索引号相关联；并且每次在所述存储器电路中储存或更新所述数据文件时，将时间戳与所述唯一标识符索引号相关联，其中储存在所述存储器电路中的全部文件的全部唯一标识符索引号储存在所述存储器电路中的查找表中，所述查找表具有最新的时间戳和所述文件被储存在所述存储器电路中的位置。
87.根据权利要求86所述的存储器电路，其中所述控制电路包括异或(XOR)电路或内容可寻址存储器(CAM)电路，以用于将从所述系统控制器发送的要定位的数据文件的唯一标识符索引号与储存在所述查找表中的所述唯一标识符索引号进行比较，并且其中当找到匹配时，所述控制电路向所述系统控制器或所述主机装置报告，连同发送被发现匹配的所述数据文件的时间戳和位置。
88.根据权利要求86所述的存储器电路，其中所述存储器电路进一步包括被配置为操作为低读取延迟缓存存储器的部分，并且其中所述查找表储存在所述缓存存储器中。
89.根据权利要求86所述的存储器电路，其中所述存储器电路进一步包括数据完整性电路，当检测到所述存储器电路中的错误时，所述数据完整性电路将所述错误通信到片上纠错电路或所述系统控制器，从而使得所述片上纠错电路或所述系统控制器能够实施数据恢复和编程刷新操作。
90.根据权利要求86所述的存储器电路，进一步包括用于并发实施以下操作的电路：
(i)在后台模式下对所述存储器电路的一部分进行读取刷新或编程刷新操作，(ii)在所述存储器电路的第二部分中进行读取、编程或擦除操作，以及(iii)使所述存储器电路的第三部分掉电。
91.根据权利要求86所述的存储器电路，进一步包括用于片上资源管理数据的储存体，所述片上资源管理数据包含以下中的一个或多个：用于储存在所述存储器电路中的文件的可更新文件分配表、唯一标识符索引号、编程/擦除周期计数、芯片温度，以及当其被更新时附加到每个储存的数据文件的时间戳。
92.根据权利要求86所述的存储器电路，进一步包括流水线流式传输电路，所述流水线流式传输电路重叠进行感测感测放大器中储存的数据的存储页，以及将所述感测的数据传输到用于串行位流式传输或用于来自所述存储器电路的并行字宽输出的数据缓冲器，以及并发地从所述存储器结构读取所述储存的数据的下一存储器页以用于在所述感测放大器中进行感测。