低介电常数电介质与铜线的制造方法
专利汇可以提供低介电常数电介质与铜线的制造方法专利检索，专利查询，专利分析的服务。并且一种降低阻容 迟滞 (RC delay)以改善集成 电路 的性能的方法性能。根据本 发明 的 实施例 ，在蚀刻低 介电常数 电介质 之后，在灰化(ash)/冲洗(flush) 等离子体 工艺中添加 反应性 蚀刻气体，以去除在蚀刻低介电常数电介质期间所形成的变质层。，下面是低介电常数电介质与铜线的制造方法专利的具体信息内容。
1、一种形成集成电路的制造方法，该方法包括：
形成低介电常数介电层于晶片上；
图案化所述低介电常数介电层；
蚀刻所述低介电常数介电层；
对所述晶片执行灰化/冲洗等离子体工艺，加入混合的灰化/冲洗气体，其 中该灰化/冲洗气体包括标准灰化/冲洗气体和一定百分比的反应性蚀刻气体； 以及
执行后续工艺，以完成该晶片的集成电路图案的制造。
2、根据权利要求1所述的形成集成电路的制造方法，其中所述标准灰化/ 冲洗气体选自于由O2、CO、N2、N2/H2、NH3及其任意组合所组成的族群，且 所述反应性蚀刻气体系选自于由CxFy、CHxFy、SF6、NF3、F2及其任意组合所 组成的族群。
3、根据权利要求1所述的形成集成电路的制造方法，其中所述百分比约 为1％-20％。
4、根据权利要求3所述的形成集成电路的制造方法，其中所述灰化/冲洗 等离子体工艺的高频功率频率小于27兆赫。
5、根据权利要求3所述的形成集成电路制造方法，其中所述灰化/冲洗等 离子体工艺的压力小于100毫托，且所述该混合的灰化/冲洗气体的流速大于 每分钟150立方厘米。
6、根据权利要求3所述的形成集成电路的制造方法，其中该蚀刻与该灰 化/冲洗等离子体工艺在同一等离子体腔中执行。
7、一种在半导体晶片上金属镶嵌的工艺方法，该方法包括：
在所述晶片表面沉积低介电常数介电层；
图案化所述低介电常数介电层，以进行所述金属镶嵌工艺；
蚀刻所述低介电常数介电层；以及
执行灰化/冲洗等离子体工艺该晶片，加入混合的灰化/冲洗气体，其中该 混合的灰化/冲洗气体包括标准灰化/冲洗气体和一定百分比的反应性蚀刻气 体。
8、根据权利要求7所述的在半导体晶片上金属镶嵌的工艺方法，其中所 述标准灰化/冲洗气体为选自于由O2、CO、N2、N2/H2、NH3及其任意组合所 组成的族群，且所述反应性蚀刻气体为选自于由CxFy、CHxFy、SF6、NF3、F2 及其任意组合所组成的族群。
9、根据权利要求7所述的在半导体晶片上金属镶嵌工艺方法，其中所述 百分比约为1％-20％。
10、根据权利要求9所述的在半导体晶片上金属镶嵌工艺方法，其中该灰 化/冲洗等离子体工艺的高频功率频率小于27兆赫。
11、根据权利要求9所述的在半导体晶片上金属镶嵌的工艺方法，其中所 述灰化/冲洗等离子体工艺的压力小于100毫托，且所述混合之灰化/冲洗气体 之气体流速大于每分钟150立方厘米。
12、根据权利要求9所述的在半导体晶片上金属镶嵌工艺方法，其中所述 蚀刻与该灰化/冲洗等离子体工艺在同一等离子体腔中执行。
13、一种在半导体晶片上进行金属双镶嵌的工艺方法，该方法包括：
在所述晶片上沉积一层低介电常数介电层；
图案化所述低介电常数介电层；
蚀刻所述低介电常数电介质层，以及；
以等离子体处理该低介电常数介电层，该等离子体的气体源为混合的灰化 /冲洗气体，其中所述混合的灰化/冲洗气体包括标准灰化/冲洗气体和一定百分 比的反应性蚀刻气体，其中所述反应性蚀刻气体基本上包含C4F8。
14、根据权利要求13所述的在半导体晶片上进行金属双镶嵌的工艺方法， 其中所述比例约为1％-20％。
15、根据权利要求14所述的在半导体晶片上进行金属双镶嵌工艺方法， 其中所述标准灰化/冲洗气体基本上为O2，且所述标准灰化/冲洗气体基本上为 CO2。
技术领域
本发明涉及集成电路，特别涉及一种减少因蚀刻低介电常数电介质而造成 损害的方法。
背景技术
金属双镶嵌工艺是一个用来制造平面导线的方法。首先，沉积介电层于平 面上，形成嵌入金属导线。接着，对介电层用光刻蚀刻法，在介电层中形成沟 渠图案。然后，在介电层的沟渠中填充导电金属，其中导电金属通常为铜。然 后，以化学机械式研磨法(chemical mechanical polishing；CMP)除去多出的金 属，沟渠中仍填满金属。在金属镶嵌法中，通常是在低介电常数电介质的介电 层沟渠图案上沉积导电金属。金属镶嵌法是个令人满意的方法，因为对介电层 进行掩模对准、尺寸控制、再加工(rework)和蚀刻方式都较金属容易。金属 镶嵌法的好处是将填充的高质量以及高平坦化的要求自介电层转移至金属薄 膜，且在介电层沟渠图案上沉积金属，接着进行化学机械研磨法，以控制导线 厚度。
金属镶嵌法所使用的低介电常数电介质在蚀刻工艺中容易变质，特别是在 蚀刻、光刻胶灰化与去除如残留聚合物的副产物的过程中。上述过程使得碳减 少，造成低介电常数电介质变质，导致电容量提高与组件性能降低。
在集成电路中金属线传递信号的速度，受到阻容迟滞(RC delay)的限制， 其中阻容迟滞是由金属线的电阻以及金属线间的电容的相乘结果来决定。因 此，降低金属线的电阻和/或的电容，可以减小其阻容迟滞并增加信号传递的 速度，因此，降低金属线的阻容迟滞对提升集成电路的运行速度是十分重要的。
发明内容
根据本发明的一个实施例，提出一种提高集成电路性能的方法，其中包括 一具有集成电路的晶片进行灰化/冲洗等离子体工艺，经由蚀刻低介电常数介 电层，在低介电常数电介质层表面形成变质层。一个实施例中，提供一种标准 灰化/冲洗气体与一定百分比的反应性蚀刻气体的混合物，用来去除低介电常 数电介质层表面的变质层，处理完成后，执行后续工艺，以完成该晶片的集成 电路图案的制造。
根据本发明的另一个实施例，提出一种用于半导体晶片的金属镶嵌法，其 中包括在晶片上沉积一层低介电常数介电层，并图案化该低介电常数介电层， 接着蚀刻该低介电常数介电层，然后利用灰化/冲洗气体对该晶片执行灰化/冲 洗等离子体工艺，其中该灰化/冲洗气体包括标准灰化/冲洗气体和一定百分比 的反应性蚀刻气体。
在低介电常数介电层表面的碳耗损(Carbon depletion)造成低介电常数介 电层变质，使得电容量增加，造成集成电路产生阻容迟滞。本发明的一个实施 例，用以减少在低介电常数介电层表面的碳耗损，因此降低阻容迟滞，使集成 电路性能提升。
根据本发明另一实施例，在溅射阻障物前，可得到一干净的低介电常数介 电层表面，使阻障物与低介电常数介电层间的附着力增加，使集成电路有更好 的性能。
根据本发明另一更佳实施例，低介电常数介电层进行蚀刻工艺后不需另行 修补损伤介电层的工艺，可降低成本并缩短工艺时间。
以下将通过实施例对上述的说明以及接下来的实施方式做详细的描述，并 对本发明提供更进一步的解释。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附 附图的详细说明如下：
图1为现有工艺的示意图，示出了在蚀刻工艺之后，在低介电常数介电层 的蚀刻图案上形成变质层；
图2为根据本发明的一个实施例的去除变质层的示意图；
图3为k值比较图，根据本发明的示例性实施例，每个晶圆第一个k值代 表作为控制组的蚀刻与灰化/冲洗工艺前晶圆的k值，然后第二个k值代表蚀 刻与灰化/冲洗工艺后晶圆的k值；
图4A与图图4B为表示根据本发明实施例的碳与氟在覆盖层中不同深度 的含量分布图；
图5为表示根据本发明实施例经过稀释HF浸蚀后的沟渠轮廓的电子显微 镜扫描图，沟渠是在低介电常数介电层经过蚀刻及灰化/冲洗工艺后所形成。
【主要组件符号说明】
100、200：现有技术的蚀刻图 102：低介电常数介电层
104：金属层 106：开口
108：CxFyHz与/或CxFy 112：碳氟化合物层
114：O2和/或CO2 118：变质层
150：现有技术的灰化/冲洗图 250：灰化/冲洗图
252：灰化/冲洗气体 254：干净表面
502、504、506：侧壁图 508、510、512：侧壁损失
具体实施方式
根据本发明实的施例，提出双镶嵌蚀刻工艺(dual damascene etch process)， 本发明可应用在其他低介电常数电介质的蚀刻工艺中。
请参照图1，其示出了双镶嵌工艺中低介电常数电介质蚀刻的剖面图。现 有技术的蚀刻图100示出了低介电常数介电层102位于金属层104上，此时双 镶嵌蚀刻已经完成。反应性蚀刻气体CxFyHz和/或CxFy108用于蚀刻低介电常 数介电层102，接着SiHx与SiFx自开口106释放出来，在开口106的表面形 成碳氟化合物层112。
现有技术的灰化/冲洗图150示出了低介电常数介电层102、金属层104 以及蚀刻图100的开口106。在灰化/冲洗图150中，标准的灰化/冲洗气体如 O2和/或CO2114例如可用于灰化/冲洗的步骤，并在图中显示CO、CO2、F、 F2116自开口106释放出来。在此之前的技术中，原先碳氟化合物层112用变 质层118替代，其中变质层118是一层碳耗损层并具有硅的悬键(dangling Si bond)，而硅悬空键会吸收周围的湿气形成变质层118。
请参照图2，其示出了根据本发明的实施例的去除变质层的剖面示意图。 本实施例中的蚀刻步骤与图1所示的蚀刻步骤可以相同，因此所显示的蚀刻图 200与图1的蚀刻图100相同。灰化/冲洗图250标示出混合之灰化/冲洗气体 252，其包括灰化/冲洗气体O2和/或CO2以及反应性蚀刻气体。灰化/冲洗等离 子体工艺结束后，在开口106处形成干净表面254，而变质层在灰化/冲洗时被 除去，其中变质层例如可为图1所示的变质层118。
在灰化/冲洗气体中，其他可用于混合或是代替CO2的气体包括O2、CO、 N2、N2/H2、NH3及其混合气体，这些气体一般用于等离子体灰化工艺中。其 他可用的反应蚀刻气体包括SF6、NF3、F2、CxFy、CHxFy及其混合气体。等离 子体工艺例如可在ICP或RIE的反应装置中执行，蚀刻工艺与灰化/冲洗工艺 可在同一反应装置中执行，最好可在同一反应腔中完成为佳。而气体压力可小 于100毫托(mT)，大约10毫托为佳。在灰化/冲洗等离子体工艺中，高频 (RF)功率频率可小于约27兆赫，大约13兆赫为佳。气体流速可大于每分 钟150立方厘米(standard cubic centimeters per minute；sccm)，大约每分钟300 立方厘米为佳。
请参照图3，x轴代表晶片编号，而y轴代表晶片的介电常数值。每个晶 片有两条柱状条，空白柱状条是在沉积后的低介电常数介电层的介电常数值， 作为蚀刻前及灰化/冲洗前的控制组。而有斜线的柱状条是在蚀刻与灰化/冲洗 工艺后的低介电常数的介电层的介电常数值。图3中，分别在每个晶片所代表 的柱状条上方标示介电常数值。以蚀刻与灰化/冲洗工艺后的介电常数值减去 蚀刻与灰化/冲洗工艺前的介电常数值后的差值为介电常数差值(介电常数 degradation)。在图3中，以括号标示的数值，分别为每个晶片的介电常数差 值，其中晶片1与晶片2的介电常数差值较低，原因在于晶片1与晶片2在灰 化/冲洗工艺中，包含反应性蚀刻气体C4F8，而晶片3与晶片4则不包含，所 以晶片3与晶片4的介电常数差值较高。
请参照图4A与图4B，其示出了根据本发明的实施例含碳与氟的覆盖层 的厚度，图4A与图4B显示在覆盖层不同深度所分布的碳或氟元素百分比。 其中，标示为「刚沉积完的」为一未经过蚀刻/灰化/冲洗工艺的控片晶片(control wafer)，其余标示则为经过蚀刻后的低介电常数介电层，再经由不同灰化/冲 洗工艺处理后的不同晶片。
请参照图4A，经过反应性蚀刻气体灰化/冲洗工艺的晶片其碳含量高于未 经过反应性蚀刻气体灰化/冲洗工艺的晶片。其中反应性蚀刻气体例如可添加 C4F8，然而其他反应性蚀刻气体亦在本发明的实施例的涵盖范围中。
请参照图4B，在灰化/冲洗工艺中，加入反应性蚀刻气体与未加入反应性 蚀刻气体相比，加入反应性蚀刻气体的晶片其氟含量较少。
图5为示出了根据本发明的实施例的经过稀释HF浸蚀后的沟渠轮廓的电 子显微镜扫描图，沟渠是在低介电常数介电层经过蚀刻及灰化/冲洗工艺后所 形成的。图5中的图502示出了添加O2进行灰化/冲洗工艺后的沟渠侧壁区域。 每面侧壁的侧壁损失508约为13nm。图504示出了添加CO2进行灰化/冲洗 工艺后的沟渠侧壁区域，每面侧壁的侧壁损失510约为9nm。图506示出了 添加O2以及反应性气体C4F8进行灰化/冲洗工艺后的沟渠侧壁区域，每面侧壁 的侧壁损失512约为6nm。其中，经过添加O2以及反应性气体C4F8进行灰化 /冲洗工艺处理者，其沟渠侧壁损失最少。
依据上述的实施例可知，在灰化/冲洗等离子体工艺中添加反应性蚀刻气 体，可减少碳耗损，减少氟含量以及减少侧璧损失。因此，应用本发明的实施 例可产生较小的金属线电阻以及较小的金属线间电容，从而降低阻容迟滞以及 增加集成电路性能。
虽然本发明通过上述实施例公开如上，然而其并非用以限定本发明，任何 熟悉本领域的技术人员，在不脱离本发明的精神和范围内，可以作出各种更动 与润饰，因此本发明的保护范围由所附的权利要求限定。
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