深沟槽电容的制作方法
专利汇可以提供深沟槽电容的制作方法专利检索，专利查询，专利分析的服务。并且本 发明 揭露深沟槽电容的制作方法，先提供一 半导体 基底，并形成一第一沟槽于该半导体基底中。接着 氧 化该半导体基底以形成一氧化 硅 层于该第一沟槽表面；沉积一氧化 铝 层于该第一沟槽的底部与 侧壁 上，并 覆盖 该氧化硅层；移除该第一沟槽底部上的部分氧化铝层与氧化硅层；形成一第二沟槽于该第一沟槽下方；蚀刻该第二沟槽以形成一加宽第二沟槽，且该第一沟槽与该加宽扩散第二沟槽一同构成一瓶状深沟槽；形成一介电层于该瓶状深沟槽表面；以及利用一导电填充物填满该瓶状深沟槽以形成一深沟槽电容。，下面是深沟槽电容的制作方法专利的具体信息内容。
1.一种深沟槽电容的制作方法，该制作方法包括下列步骤：
(a)提供一半导体基底，并于该半导体基底中形成一第一沟槽；
(b)氧化该半导体基底以于该第一沟槽表面形成一氧化硅层；
(c)沉积一氧化铝层于该第一沟槽的底部与侧壁上，并覆盖该氧化硅层；
(d)移除该第一沟槽底部上的部分该氧化铝层与部份该氧化硅层；
(e)于该第一沟槽下方形成一第二沟槽；
(f)蚀刻该第二沟槽以形成一加宽第二沟槽，且该第一沟槽与该加宽第二 沟槽一同构成一瓶状深沟槽；
(g)于该瓶状深沟槽表面形成一介电层；以及
(h)利用一导电填充物填满该瓶状深沟槽以形成一深沟槽电容。
2.如权利要求1所述的制作方法，其中于该步骤(f)还包括一掺杂步骤 以掺杂该加宽第二沟槽的该半导体基底以形成一第一电极。
3.如权利要求1所述的制作方法，其中于该步骤(f)还包括一沉积步骤 以形成一粗糙多晶硅层于该加宽第二沟槽表面。
4.如权利要求3所述的制作方法，其中该沉积步骤利用一半颗粒状多 晶硅沉积步骤(hemispherical grain polysilicon deposition process)以沉积该粗 糙多晶硅层于该加宽第二沟槽表面。
5.如权利要求1所述的制作方法，其中该步骤(g)包括下列步骤：
沉积一氮化硅层于该瓶状深沟槽上；以及
氧化该氮化硅层以形成该介电层。
6.如权利要求1所述的制作方法，其中该导电填充物为一多晶硅填充 物。
7.如权利要求1所述的制作方法，其中该氧化铝层由三氧化二铝 (Al2O3)所组成。
8.如权利要求1所述的制作方法，其中该步骤(f)为一湿蚀刻工艺。
9.如权利要求1所述的制作方法，其中该步骤(f)为一反应性离子蚀刻 工艺(reaction ion etching)。
技术领域
本发明涉及一种深沟槽的制作方法，特别是涉及一种于一半导体基底形 成深沟槽的制作方法。
背景技术
动态随机存取存储器一般包括一个连接电容的晶体管，且该晶体管包括 由通道(channel)所隔开的两个扩散区域及一个位于通道上方的栅极。而根据 电流流动的方向，其中一个扩散区域为一漏极(drain)而另一个则为源极 (source)。在晶体管中，栅极与一个字线相连结，而两个扩散区域中的其中一 个区域与一个位线相连接而另一个区域则与电容相连接。在提供一适当的电 压之后，晶体管即会成为一开启状态并且经由该通道而使一电流流动于两个 扩散区域中，最后使该电容与位线之间形成一个导通状态。同样的，在晶体 管关闭之后，电容与位线之间的电流也会随着通道的关闭而中断。
其中，储存在电容中的电压会随着时间的增长与流失电流量而减少。然 而在电压减低至一个不确定的程度之前(如低于一临界值)，储存电容则必须 要重新更新。
随着集成电路的发展，动态随机存取存储器的储存密度不断增大而尺寸 则不断缩小，亦即减低存储器单元的整体面积。因此为了制作出具有较小表 面面积的存储器单元，则必须使用更小型的存储器元件(如电容等)。然而为 了所小存储器单元面积而使用缩小型的电容元件，则会不可避免的导致电容 量的减少，以及影响到储存元件的整体效能。举例来说，存储器电容器中的 电子信号其电压值须达到一定位准，如此感应放大器(sense amplifier)才能可 靠的将该电子信号自存储器电容器中读取出来。因此，储存电容与位线电容 之间的比例即为一决定信号强度的重要因素。如果储存电容过于缩小，将会 影响储存电容与位线电容之间的比例，进而导致无法产生出足够的信号。换 言之，较小型的储存电容一般也需要一较高的更新频率。
目前业界广泛使用于动态随机存取存储器产业中的一种电容为一沟槽 电容，且沟槽电容为形成于一半导体基底上的一种立体结构。一般而言，使 用者可进行一深入半导体基底的蚀刻步骤来增加沟槽电容的体积或电容值。 在这个状况下，沟槽电容所增加的电容值并不会对存储器单元所占据的面积 有任何影响。
基本上，沟槽电容包括一蚀刻于半导体基底中的沟槽，且一般利用p型 或是n型掺杂多晶硅填满此沟槽来作为一电容电极(或是一储存电容)。此外， 该半导体基底或一埋入电极则为一第二电容电极。而且一般以一电容介电层 (包括一氮化层)来分隔开两个电容电极。
一般而言，沟槽电容置于动态随机存取存储器的其它结构下。而为了制 作一电容，首先必须先于其它结构中形成一开口，且该开口的侧壁也必须先 形成一保护层来保护该开口侧壁。
并且，电容的电容值取决于该电容的体积。因此，当整个半导体的整合 程度取决在一预定的开口宽度时，则必须增加电容于半导体基底中的深度才 能增加储存的电容值。此外，为了使开口的宽度越宽越好，附着于开口侧壁 的保护层也必须要保持一致而且在一最低厚度，进而提供一低高宽比(aspect ratio)。
由于增加深沟槽电容的高宽比能够有效的增加半导体结构的整体积极 度，因此在利用沟槽电容来生产半导体存储器时，目前最重要的议题即为如 何在线宽越窄的情况下有效的增加深沟槽电容的高宽比。
发明内容
根据本发明的权利要求中所揭露深沟槽电容的制作方法，先提供一半导 体基底，并形成一第一沟槽于该半导体基底中。接着氧化该半导体基底以形 成一氧化硅层于该第一沟槽表面；沉积一氧化铝层于该第一沟槽的底部与侧 壁上，并覆盖该氧化硅层；移除该第一沟槽底部上的部分氧化铝层与氧化硅 层；形成一第二沟槽于该第一沟槽下方；蚀刻该第二沟槽以形成一扩散第二 沟槽，且该第一沟槽与该加宽第二沟槽一同构成一瓶状深沟槽；形成一介电 层于该瓶状深沟槽表面；以及利用一导电填充物填满该瓶状深沟槽以形成一 深沟槽电容。
由于本发明沉积一氧化硅层与一氧化铝层于沟槽侧壁以形成一保护区， 因此可有效隔离进行埋入电极步骤时离子散射或反弹对瓶状身沟槽颈部区 所造成的影响。此外，经由沉积一薄氧化铝层于深沟槽侧壁，本发明可有效 的增加第一沟槽开口的宽度与促进后续形成的第二沟槽，并藉由增加电容的 体积而有效增加整体电容的电容值。
附图说明
图1至图5为本发明第一实施例制作一瓶状深沟槽电容的示意图。
图6至图13为本发明第二实施例制作一瓶状深沟槽电容的示意图。
简单符号说明
31 半导体基底 32 第一沟槽
33 氧化硅层 34 氧化铝层
36 第二沟槽 37 加宽第二沟槽
38 瓶状深沟槽 39 埋入电极
40 介电层 41 导电填充物
44 氮化硅层 45 光致抗蚀剂层
46 开口 51 半导体基底
52 第一沟槽 53 氧化硅层
54 氧化铝层 56 第二沟槽
57 加宽第二沟槽 58 瓶状深沟槽
59 埋入电极 60 介电层
61 导电填充物 62 粗糙多晶硅层
64 氮化硅层 65 光致抗蚀剂层
66 开口 70 深沟槽电容
具体实施方式
随后进行一氧化工艺，氧化第一沟槽内的半导体基底31，以形成一氧化 硅层33于第一沟槽32的底部与侧壁。接着沉积一薄氧化铝层34于第一沟 槽32的底部与侧壁并覆盖氧化硅层33。在本发明的最佳实施例中，氧化铝 层34为三氧化二铝(Al2O3)所组成。
随后移除第一沟槽32底部上的部分薄氧化铝层34与氧化硅层33，如图 2所示，然后利用屏蔽层45为蚀刻屏蔽，进行另一干蚀刻工艺，蚀刻开口 46下方的半导体基底31，以于半导体基底31中形成一第二沟槽36。
接着如图3所示，再进行一湿蚀刻工艺或一反应性离子蚀刻工艺，以增 加第二沟槽36的总表面面积并形成一加宽第二沟槽37，且第一沟槽32与加 宽第二沟槽37一同构成一瓶状深沟槽38。值得注意的是，沉积于第一沟槽 32侧壁的薄氧化铝层34与氧化硅层33在此步骤可作为一保护层。
如图4所示，接着沉积一砷硅玻璃(ASG)层(图未示)于加宽第二沟槽37 表面，并利用高温驱入(driving-in)工艺使砷硅玻璃层中的砷原子扩散至半导 体基底31中，以形成一埋入电极39，然后移除该砷硅玻璃(ASG)层及附着 于第一沟槽32侧壁的薄氧化铝层34。
接着，于埋入电极39形成后，移除残留于第一沟槽32侧壁的氧化硅层 33，如图5所示。随后，沉积一氮化硅层于第一沟槽32与加宽第二沟槽37 表面，然后进行一氧化步骤以氧化该氮化硅层以形成一介电层40。最后利用 一多晶硅导电填充物41填满该瓶状深沟槽38以形成一深沟槽电容。
请参考图6至图13，其绘示的是为本发明第二实施利制作一瓶状深沟槽 电容的示意图。如同本发明的第一实施例，首先于半导体基底51表面形成 一氮化硅层64，如图6所示。
随后，形成一图案化的屏蔽层65覆盖于氮化硅层64上，用以定义一深 沟槽的位置。接着进行一干蚀刻工艺，利用屏蔽层65为硬屏蔽，以于氮化 硅层64及半导体基底51中形成一开口66以及一第一沟槽52。
随后进行一氧化工艺，氧化第一沟槽内的半导体基底51，以形成一氧化 硅层53于第一沟槽52的底部与侧壁。接着于第一沟槽52的底部与侧壁沉 积一薄氧化铝层54，并覆盖氧化硅层53。薄氧化铝层54为三氧化二铝(Al2O3) 所组成。
随后，移除第一沟槽52底部上的部分薄氧化铝层54与氧化硅层53，如 图7所示，然后利用屏蔽层65为蚀刻屏蔽并进行另一干蚀刻工艺蚀刻开口 66下方的半导体基底51，以于半导体基底51中形成一第二沟槽56。
接着，如图8所示，再进行一湿蚀刻工艺或一反应性离子蚀刻工艺，以 增加第二沟槽56的总表面面积并形成一加宽第二沟槽57，且第一沟槽52 与加宽第二沟槽57一同构成一瓶状深沟槽58。
如图9所示，接着于加宽第二沟槽57表面上形成一埋入电极59，然后， 移除附着于第一沟槽52侧壁的薄氧化铝层54。
接着，于埋入电极59形成后，移除残留于第一沟槽52侧壁的氧化硅层 53，如图10所示。
有别于本发明的第一实施例，随后进行一半颗粒状多晶硅沉积步骤 (hemispherical grain polysilicon deposition process)沉积一粗糙多晶硅(rugged polysilicon)层62于加宽第二沟槽57的表面。
然后沉积一氮化硅层于第一沟槽52与加宽第二沟槽57表面，并进行一 氧化步骤氧化该氮化硅层以形成一介电层60，如图11所示。
接着利用一多晶硅导电填充物61填满该瓶状深沟槽58。如图12所示， 接着移除覆盖于氮化硅层64上的导电填充物61、介电层60、及屏蔽层65， 然后利用一蚀刻工艺移除位于瓶状深沟槽颈部的部分导电填充物61与介电 层60，如图13所示，以形成一深沟槽电容70。
有别于现有制作沟槽电容的制作方法，本发明的第一实施例主要在第一 沟槽的底部与侧壁沉积一氧化铝层与一氧化硅层来作为一保护层，因此可有 效的增加第一沟槽开口的宽度与促进后续形成的第二沟槽，并藉由增加深沟 槽电容的高宽比来有效的增加沟槽电容的电容值与半导体结构的整体积极 度。此外，该保护层又可于进行湿蚀刻工艺或反应性离子蚀刻工艺以形成加 宽第二沟槽时防止蚀刻液扩散或蚀刻离子对第一沟槽侧壁所造成的影响。同 时，该保护层又可用以阻隔后续制作埋入电极时高温驱入砷硅玻璃层所引发 砷离子散射所造成的影响，如此，则可有效保持第一沟槽原本的单晶硅结构。 除此之外，本发明的第二实施例于形成一埋入电极后，另进行一半颗粒状多 晶硅沉积步骤以沉积一粗糙多晶硅层于加宽第二沟槽的埋入电极表面。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变 化与修饰，皆应属本发明的涵盖范围。
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