金属栅极结构、半导体器件及其制造方法
阅读：32发布：2020-05-16
专利汇可以提供金属栅极结构、半导体器件及其制造方法专利检索，专利查询，专利分析的服务。并且提供了一种金属栅极结构以及包括实施金属栅极切割工艺的相关方法。金属栅极切割工艺包括多个蚀刻步骤。例如，实施第一 各向异性 干 刻蚀 ，实施第二各向同性干刻蚀，并且实施第三湿刻蚀。在一些 实施例 中，第二 各向同性蚀刻 去除包括含金属层的金属栅极层的残留部分。在一些实施例中，第三蚀刻去除介电层的残留部分。本 发明 还提供了 半导体 器件及其制造方法。，下面是金属栅极结构、半导体器件及其制造方法专利的具体信息内容。
1.一种制造半导体器件的方法，包括：
在衬底上形成第一鳍和第二鳍，所述第一鳍具有第一栅极区，以及所述第二鳍具有第二栅极区；
在所述第一栅极区和所述第二栅极区上方形成金属栅极线，其中，所述金属栅极线从所述第一鳍延伸至所述第二鳍；以及
实施线切割工艺以将所述金属栅极线分成第一金属栅极线和第二金属栅极线，其中，所述线切割工艺包括：
实施第一蚀刻：
在所述第一蚀刻之后，实施第二蚀刻；以及
在所述第二蚀刻之后，实施第三蚀刻。
2.根据权利要求1所述的制造半导体器件的方法，其中，实施所述线切割工艺包括：
在所述金属栅极线上方形成图案化的硬掩模，其中，所述图案化的硬掩模限定开口；以及
通过所述开口蚀刻所述金属栅极线。
3.根据权利要求1所述的制造半导体器件的方法，其中，所述第一蚀刻是干蚀刻，所述第二蚀刻是干蚀刻，并且所述第三蚀刻是湿蚀刻。
4.根据权利要求1所述的制造半导体器件的方法，其中，所述第一蚀刻是各向异性蚀刻，以及所述第二蚀刻是各向同性蚀刻。
5.根据权利要求1所述的制造半导体器件的方法，其中，所述第二蚀刻去除所述金属栅极线的含金属层的残留部分。
6.根据权利要求5所述的制造半导体器件的方法，其中，所述含金属层包括氮化钛。
7.根据权利要求6所述的制造半导体器件的方法，其中，所述含金属层还包括硅。
8.根据权利要求1所述的制造半导体器件的方法，其中，所述第三蚀刻去除栅极介电层的残留部分。
9.一种制造半导体器件的方法，包括：
在衬底上方的沟槽中形成金属栅极结构，其中，形成所述金属栅极结构包括：
形成栅极介电层；
在所述栅极介电层上方形成第一金属层；以及
在所述第一金属层上方形成第二金属层；以及
对所述金属栅极结构实施切割栅极工艺以形成所述金属栅极结构的第一部分和所述金属栅极结构的第二部分，所述第一部分和第二部分具有位于其间的切口区，其中，实施所述切割栅极工艺包括：
实施第一蚀刻工艺以去除所述第二金属层的第一区域、所述第一金属层的第一区域和所述栅极介电层的第一区域；
实施第二蚀刻工艺以去除所述第一金属层的第二区域；以及
实施第三蚀刻工艺以去除所述栅极介电层的第二区域。
10.一种半导体器件，包括：
第一鳍和第二鳍，从衬底延伸，所述第一鳍具有第一栅极区，以及所述第二鳍具有第二栅极区，并且浅沟槽隔离(STI)结构介于所述第一鳍和所述第二鳍之间；
金属栅极结构的第一部分，设置在所述第一栅极区上方，以及所述金属栅极结构的第二部分，设置在所述第二栅极区上方，其中，通过切口栅极区分离所述第一部分和所述第二部分；以及
介电层，设置在所述切口栅极区中；
其中，所述金属栅极结构的第一部分具有邻接所述切口栅极区的第一面，其中，所述第一面具有与所述STI结构相邻的第一宽度和位于所述第一宽度之上的第二宽度，所述第二宽度小于所述第一宽度。
金属栅极结构、半导体器件及其制造方法
技术领域
背景技术
[0002] 电子产业已经经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持更多日益复杂和精密的功能件。因此，半导体产业中持续存在制造低成本、高性能和低功耗的集成电路(IC)的趋势。到目前为止，已经通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)在很大程度上实现了这些目标，从而提高了生产效率并且降低了相关成本。然而，这种按比例缩小还产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术中的类似的进步。
[0003] 已经引入多栅极器件以通过增加栅极-沟道连接、减小截止电流和降低短沟道效应(SCE)试图改进栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET的名字来源于鳍结构，鳍结构从衬底(其上形成该鳍结构)延伸，并且鳍结构用于形成FET沟道。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容并且它们的三维结构允许它们积极地按比例缩小同时保持栅极控制和缓解SCE。另外，已经引入了金属栅电极作为多晶硅栅电极的替代物。金属栅电极提供了优于多晶硅栅电极的许多优势，诸如避免多晶硅耗尽效应、通过选择适当的栅极金属的功函数调整；以及其他益处。举例来说，金属栅电极制造工艺可以包括金属层沉积，接着是后续的金属层切割工艺。在一些情况下，金属栅极线切割工艺可能导致损失层间电介质(ILD)的部分，金属层的不期望的残留物和/或包括可能导致器件可靠性降低的其他问题。
[0004] 因此，现有技术还没有证明在所有方面都完全令人满意。
发明内容
[0005] 根据本发明的一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成第一鳍和第二鳍，所述第一鳍具有第一栅极区，以及所述第二鳍具有第二栅极区；在所述第一栅极区和所述第二栅极区上方形成金属栅极线，其中，所述金属栅极线从所述第一鳍延伸至所述第二鳍；以及实施线切割工艺以将所述金属栅极线分成第一金属栅极线和第二金属栅极线，其中，所述线切割工艺包括：实施第一蚀刻：在所述第一蚀刻之后，实施第二蚀刻；以及在所述第二蚀刻之后，实施第三蚀刻。
[0006] 根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上方的沟槽中形成金属栅极结构，其中，形成所述金属栅极结构包括：形成栅极介电层；在所述栅极介电层上方形成第一金属层；以及在所述第一金属层上方形成第二金属层；以及对所述金属栅极结构实施切割栅极工艺以形成所述金属栅极结构的第一部分和所述金属栅极结构的第二部分，所述第一部分和第二部分具有位于其间的切口区，其中，实施所述切割栅极工艺包括：实施第一蚀刻工艺以去除所述第二金属层的第一区域、所述第一金属层的第一区域和所述栅极介电层的第一区域；实施第二蚀刻工艺以去除所述第一金属层的第二区域；以及实施第三蚀刻工艺以去除所述栅极介电层的第二区域。
[0007] 根据本发明的又一方面，提供了一种半导体器件，包括：第一鳍和第二鳍，从衬底延伸，所述第一鳍具有第一栅极区，以及所述第二鳍具有第二栅极区，并且浅沟槽隔离(STI)结构介于所述第一鳍和所述第二鳍之间；金属栅极结构的第一部分，设置在所述第一栅极区上方，以及所述金属栅极结构的第二部分，设置在所述第二栅极区上方，其中，通过切口栅极区分离所述第一部分和所述第二部分；以及介电层，设置在所述切口栅极区中；其中，所述金属栅极结构的第一部分具有邻接所述切口栅极区的第一面，其中，所述第一面具有与所述STI结构相邻的第一宽度和位于所述第一宽度之上的第二宽度，所述第二宽度小于所述第一宽度。附图说明
[0008] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0009] 图1是根据本发明的一个或多个方面的FinFET器件的实施例的立体图；
[0010] 图2是根据一些实施例的相邻的鳍、金属栅极结构和金属栅极切口图案的顶视图；
[0011] 图3示出根据本发明的实施例的其中已经切割金属栅极线的FinFET结构的截面图；
[0012] 图4示出根据本发明实施例的其中已经切割金属栅极线的FinFET结构的对应的截面图；
[0013] 图5是根据本发明的一个或多个方面的半导体制造方法的流程图；
[0014] 图6A、图7A、图8A、图9A、图10A、图11A、图12A和图13A示出沿着与由图1的截面X-X’限定的平面大致平行的平面的FinFET结构的截面图，并且根据图5的方法的实施例制造；
[0015] 图6B、图7B、图8B、图9B、图10B、图11B、图12B和图13B示出沿着与由图1的截面Y-Y’限定的平面大致平行的平面的FinFET结构的截面图，并且根据图5的方法的实施例制造；以及
[0016] 图8C、图10C、图11C和图12C分别示出根据本发明的一些实施例的对应于图8A、图10A、图11A和图12A的截面的栅极结构的截面图，并且额外的细节示出为栅极结构的层。
[0017] 图14示出根据本发明的一些实施例的在切割栅极工艺中使用的蚀刻步骤的一些实施例的蚀刻速率。
具体实施方式
[0018] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0019] 而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
[0020] 应当注意，本发明以多栅极晶体管或鳍型多栅极晶体管(在本文中称为FinFET器件)的形式来呈现实施例。这种器件可以包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、块状器件、绝缘体上硅(SOI)器件和/或其他的配置。本领域普通技术人员可以意识到受益于本发明的各个方面的半导体器件的其他实施例。例如，本文中描述的一些实施例也可以应用于全环栅极(GAA)器件、欧米茄栅极(Ω栅极)器件或Pi栅极(Π栅极)器件。在其他实施例中，可以使用本文所讨论的一个或多个结构或方法来制造平面器件。
[0021] 本申请通常涉及一种金属栅极结构及相关方法。特别地，本发明涉及一种金属栅极切割工艺及相关结构。已经引入金属栅电极作为多晶硅栅电极的替代物。金属栅电极提供了优于多晶硅栅电极的许多优势，诸如避免多晶硅耗尽效应、通过选择适当的栅极金属的功函数调整以及其他益处。举例来说，金属栅电极制造工艺可以包括金属层沉积，接着是后续的金属层切割工艺。
[0022] 本发明的实施例提供了优于现有技术的优势，但是应该理解，其他的实施例可以提供不同的优势，本文中没有必要讨论所有的优势，并且没有特定的优势是所有的实施例都必需的。一般地，并且根据本文公开的实施例，提供了一种金属栅极切割工艺和相关结构。本发明的至少一些实施例可用于增加对切割工艺的控制以提供在切割工艺之后例如减少保留在周围层(例如，ILD)上的金属栅极结构的残留物的风险。例如，在至少一些现有工艺中，金属栅极包括多个不同组分的层，其中，期望从切口区中完全去除其中的一个或多个层。这会导致不期望的性能问题，诸如期望的隔离性能的损失(例如，电子基极绝缘体(EBI)性能降低)。本文呈现的方法和器件的特定实施例提供了减少和/或消除这种残留物而不损失诸如图案化的硬掩模的周围材料。这可以允许用于金属栅极切割工艺的改进的工艺窗口。在一些实施例中所呈现的一个或多个工艺还可以在横向蚀刻期间减少金属组件的过蚀刻。
[0023] 为了减轻一个或多个问题(包括例如在蚀刻之后的不期望的金属栅极残留物)，本发明的一些实施例提供了一种金属栅极结构和一种实施金属栅极切割工艺的方法，该工艺实施一个或多个蚀刻工艺以将金属栅极切口作为目标(target)。
[0024] 图1所示的是FinFET器件100。本文公开的各个实施例可以用来制造FinFET器件100和/或可以存在于FinFET器件100的最终结构中。FinFET器件100包括一个或多个基于鳍的多栅极场效应晶体管(FET)。FinFET器件100包括衬底102、从衬底102延伸的至少一个鳍元件104、隔离区106和设置在鳍元件104上和周围的栅极结构108。衬底102可以是诸如硅衬底的半导体衬底。衬底可包括各个层，其中，各个层包括形成在半导体衬底上的导电层或绝缘层。可以根据本领域已知的设计要求，衬底包括各个掺杂配置。衬底还可以包括诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石的其他半导体。可选地，衬底可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底可包括外延层(epi层)，衬底可以产生应变以增强性能，衬底可以包括绝缘体上硅(SOI)结构，和/或衬底可具有其他合适的增强部件。
[0025] 与衬底102类似，鳍元件104可以包括：硅或诸如锗的其他的元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。可以使用包括光刻和蚀刻工艺的合适的工艺来制造鳍104。光刻工艺可以包括在衬底上方(例如，硅层上)形成光刻胶层(抗蚀剂)，将抗蚀剂曝光为图案，实施曝光后烘焙工艺，以及显影抗蚀剂以形成包括抗蚀剂的掩蔽元件。在一些实施例中，可以使用极紫外(EUV)光刻工艺或电子束(e束)光刻工艺来实施图案化抗蚀剂以形成掩模元件。然后可以使用掩蔽元件来保护衬底的区域，而蚀刻工艺在硅层中形成凹槽，由此留下延伸的鳍104。可以使用干蚀刻(例如，化学氧化物去除)、湿蚀刻和/或其他合适的工艺来蚀刻凹槽。还可以使用在衬底102上形成鳍104的方法的许多其他实施例。
[0026] 多个鳍104中的每个还包括源极区105和漏极区107，其中源极/漏极区105、107形成在鳍104中、上和/或周围。可以在鳍104上方外延生长源极/漏极区105、107。晶体管的沟道区可以设置栅极结构108下方的鳍104内。在一些实例中，鳍的沟道区包括诸如锗的高迁移率材料，以及上文讨论的化合物半导体或合金半导体中的任何一个和/或它们的组合。高迁移率材料包括具有大于硅的电子迁移率的那些材料。
[0027] 隔离区106可以是浅沟槽隔离(STI)部件。可选地，可以在衬底102上和/或内实现场氧化物、LOCOS部件和/或其他合适的隔离部件。隔离区106可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、它们的组合和/或本领域中已知的其他合适的材料。在实施例中，隔离结构是STI部件并且通过在衬底102中蚀刻沟槽而形成该隔离结构。然后沟槽可以填充有隔离材料，接着进行化学机械抛光(CMP)工艺。然而，其他的实施例也是可能的。在一些实施例中，隔离区106可以包括多层结构(例如，具有一个或多个衬垫层)。
[0028] 在一些实施例中，栅极结构108包括栅极堆叠件，其中，该栅极堆叠件具有形成在鳍104的沟道区上方的界面层，形成在界面层上方的栅极介电层110以及形成在栅极介电层110上方的金属层112。界面层可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的介电材料。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法来形成界面层。栅极介电层110可以包括诸如氧化铪(HfO2)的高k介电层。可选地，高k介电层可包括诸如TiO2、HfZrO、Ta2O3、HfSiO、ZrO2、ZrSiO2的其他高k电介质、它们的组合或其他合适的材料。仍在其他实施例中，栅极介电层可以包括二氧化硅或其他合适的电介质。可以通过ALD、物理汽相沉积(PVD)、氧化和/或其他合适的方法形成介电层。金属层112代表一种或多种金属组分，并且可以包括诸如W、TiN、TaN、WN、Re、Ir、Ru、Mo、Al、Co、Ni的导电层、它们的组合和/或其他合适的组分。在一些实施例中，金属层112可以包括用于N型FinFET的第一金属材料和用于P型FinFET的第二金属材料。因此，FinFET器件100可以包括双功函数金属栅极配置。例如，第一金属材料(例如，用于N型器件)可以包括的金属，其中，该金属具有与衬底导带的功函数大致对准的功函数或者具有至少与鳍104的沟道区的导带的功函数大致对准的功函数。类似地，例如，第二金属材料(例如，用于P型器件)可以包括金属，其中，该金属具有与衬底价带的功函数大致对准的功函数或具有至少与鳍104的沟道区的价带的功函数大致对准的功函数。金属层112可以另外包括各种层，并且包括提供功函数的那些层，包括例如阻挡层、晶种层、覆盖层、填充层和/或其他合适的组分，并且功函数包括下面讨论的那些。因此，金属层112可以提供用于包括N型和P型FinFET器件100的FinFET器件100的栅电极。可以使用PVD、CVD、电子束(e-束)蒸发和/或其他合适的工艺形成金属层112。在一些实施例中，可以在栅极结构108的侧壁上形成侧壁间隔件。侧壁间隔件可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。硬掩模层114(例如，氮化硅)可以设置在栅极结构108的金属层112的区域上方。
[0029] 应当注意，可以在包括隔离区106和源极/漏极区105/107的衬底102上设置层间介电(ILD)层。为了便于说明其他层，没有示出ILD层。如下所述，提供金属栅极切口图案210，从而用于限定被去除的栅极结构108的部分的区域，从而提供栅极结构108的不连续的区段(108A、108B)。金属栅极切口图案210的区域可以填充有绝缘材料，包括诸如下面在图3和图4的实例中所讨论的。
[0030] 现在参考图2，其中示出相邻的鳍204和设置在鳍204上方并且大致垂直于鳍204的金属栅极结构208的顶视图。在一些实施例中，图2的截面XX’可以大致平行于由图1的部分X-X’限定的平面，以及图2的截面YY’可以大致平行于由图1的部分YY’限定的平面。在一些情况下，鳍204可以与上述鳍104大致相同，并且金属栅极结构208在至少一些方面可以类似于上述栅极结构108。举例来说，图2还示出金属栅极切口图案210，在一些实例中，可以由图案化的硬掩模层(包括如下所述)来限定金属栅极切口图案210。在一些实施例中，金属栅极切口图案210提供实施金属栅极线切割工艺的开口(例如，位于图案化的硬掩模层中)，并且可以切割位于开口下方的金属栅极结构208的部分212，从而使得在提供不连续的金属栅极结构区段(例如，图2的208A、208B，大致类似于图1的108A、108B)的第一部分和第二部分的开口中从衬底去除金属栅极结构。如本文所述，金属栅极线切割工艺可以包括如下详细讨论的干蚀刻工艺、湿蚀刻工艺或它们的组合，其中，这些工艺用于去除金属栅极结构208的位于由金属栅极切口图案210限定的区域内的部分。举例来说，金属栅极线切割工艺可以用于将金属栅极线切割成单独的、电断开的和不连续的线区段208A和208。在一些实施例中，介电层可以形成在线切口区(例如，其中已经去除金属栅极层的部分)内作为金属栅极线切割工艺的部分。如图所示，金属栅极切口图案210可以覆盖设置在衬底上的隔离区(诸如图1的隔离区106)。然而，在其他实施例中，例如，金属栅极切口图案210可覆盖诸如鳍204的鳍，其中，位于金属栅极切口图案210下方的鳍204全部或部分是伪鳍。
[0031] 参考图3，其中示出沿着与由图1的截面YY’限定的平面大致平行的平面的FinFET结构100的部分的截面图。现在参考图4，其中示出沿着与由图1的截面X-X’限定的平面大致平行的平面的FinFET结构100的部分的截面图。FinFET结构100包括已经切割的金属栅极结构108(108A、108B)。可以根据本文所讨论的一些实施例(包括相对于图5)切割金属栅极结构108。FinFET结构100可以包括上面参考图1和图2描述的一个或多个部件，诸如从衬底102延伸的鳍元件104、隔离区106以及设置在鳍元件104上和周围的栅极结构108。栅极结构108可以大致类似于图1的栅极结构108和/或上述图2讨论的栅极结构208。栅极结构108可以是诸如栅极堆叠件的金属栅极结构，其中，栅极堆叠件具有栅极介电层和形成在栅极介电层上方的金属层。在一些实例中，金属层可以包括多种金属材料，其中，该多种金属材料包括例如第一金属材料(例如，诸如P型功函数金属(PWFM))、位于第一金属材料上方的第二金属材料(例如，诸如N型功函数金属(NWFM))以及位于第二金属材料上方的第三金属材料(例如，诸如填充金属(例如，钨))等。图3还示出金属栅极切口区210，其中，切割栅极结构108，从而使得其不连续，并且其可以形成为本文所述的金属栅极线切割工艺的部分。在各种情况下，在后续的处理步骤中，介电层322可以形成在金属栅极切口210的区域内，并介于栅极区段108A、108B之间。介电层322可以是与隔离区106的材料和/或相邻的ILD层(示出为ILD层320)的介电材料不同的介电组分。可以通过化学汽相沉积(CVD)或其他合适的沉积工艺形成ILD层320，并且在一些实施例中可以在沉积之后平坦化ILD层320。作为其组分的非限制性实例，ILD层320可以包括二氧化硅、氮化硅、氮氧化硅、含碳电介质、TEOS及它们的组合，并且可以是低k、高k或氧化物电介质，并且可以由用于ILD层的其他已知材料形成。应当注意，ILD层320示出为单层，但是该器件通常还包括诸如间隔件元件、蚀刻停止层等的其他介电材料。
[0032] 图3示出向下延伸经过STI 106的顶面的金属栅极切口区210(例如，切口具有进入STI 106中的过蚀刻切口)。然而，在其他实施例中，金属栅极切口将延伸至STI结构106的顶面或可延伸穿过STI结构106到达衬底102。图3示出填充切口区210的电介质322，其中，该切口区相对于与STI 106的顶面平行的平面具有角度A。在一些实施例中，角度A在约80度和90度之间。
[0033] 应当注意，切口区210的轮廓在与如图4所示的STI 106的顶面共面的点处具有较大宽度W3(又称以较大宽度W3为特征的)的轮廓。较大的宽度W3在上部逐渐变细为大致恒定的宽度W1。位于较大宽度下面的下部也可以获得大致恒定的宽度W2。在实施例中，W1和W2大致相等。在实施例中，限定具有宽度W1的上部区的侧壁和限定具有宽度W2的下部的侧壁是共线的。在实施例中，底部在STI 106的顶面下面具有高度H。高度H可以在STI 106的厚度的约10％和70％之间。在实施例中，相对于与STI 106的顶面平行的平面，从宽度W3至宽度W1的轮廓的锥形的角度B在约75度和约90度之间。换言之，在一些实施例中，填充切口区的介电层322的侧壁设置为与下面的衬底的顶面正交。在一些实施例中，介电层322的侧壁设置具有与衬底和/或隔离区106的顶面的垂直方向偏离至少5度的角度。
[0034] 现在参考图5，其中根据至少一些实施例示出半导体制造方法500的流程图。还可以在方法500之前、期间和之后提供额外的步骤，并且对于该方法的额外的实施例，可以在其他步骤之前或之后，替换、消除或移动所描述的一些步骤。还应注意，方法500是示例性的，并且除了以下权利要求中的明确列举之外，不旨在限制本发明。将在下面结合图6A、6B、7A、7B、8A、8B、8C、9A、9B、10A、10B、10C、11A、11B、11C、12A、12B、12C、13A和13B进一步描述方法500。图6A、图7A、图8A、图9A、图10A、图11A、图12A和图13A示出沿着与由图1的截面X-X’限定的平面大致平行的平面的FinFET结构600的截面图，并且图6B、图7B、图8B、图9B、图10B、图11B、图12B和图13B示出沿着与由图1的截面YY’限定的平面大致平行的平面的结构600的截面图。
[0035] 在各个实施例中，方法500在框502处开始，其中提供包括鳍和隔离区的衬底。现在参考图6A和图6B，并且在框502的实施例中，示出示例性结构600。结构600可以是FinFET结构的部分。结构600可以包括上面参考图1描述的一个或多个部件(诸如从衬底102延伸的鳍元件104以及隔离区106)。
[0036] 方法500然后进行至框504，其中，在衬底上形成伪栅极。如图6A和图6B所示，在鳍元件104上和周围设置伪栅极结构602。
[0037] 伪栅极结构602可以包括具有介电层(例如，包括界面层和/或栅极介电层)和上面的栅电极层的栅极堆叠件。在一些实施例中，栅电极层是多晶硅。伪栅极结构602的栅极介电层可以是牺牲的，或者在一些实施例中可以保留在最终的器件中。在引入金属栅极的合适的栅极替换工艺中，随后可以从衬底102去除伪栅极结构602。
[0038] 如图6A的实例所示，伪栅极结构602可以具有“基脚轮廓”(footing profile)，从而使得伪栅极结构602的底部宽度大于伪栅极结构602的顶部宽度。“基脚轮廓”包括具有从较大的底部宽度延伸至较小的顶部宽度的锥形侧壁的底部部分。锥形侧壁也称为与衬底102的表面和/或隔离区106的顶面正交的侧壁。可以通过用于形成伪栅极结构602的曝光、显影和/或蚀刻工艺中产生该“基脚轮廓”，并且可以包括如上参考图4所述的配置。
[0039] 层间电介质(ILD)320设置为与伪栅极结构602相邻。ILD层320可以大致类似于上面在图3和图4中所讨论的ILD层。
[0040] 然后方法500进行至框506，其中可以去除伪栅极结构，从而在衬底上方形成沟槽。在一些实施例中，在ILD层320中形成沟槽，但是也可以使用特定的其他层来限定沟槽侧壁(诸如，例如设置在伪栅极结构602的侧壁上的间隔件元件)。伪栅极结构的去除可以包括对伪栅极结构602有选择性的湿蚀刻工艺和/或干蚀刻工艺。在一个实例中，可以使用包括HNO3、H2O和HF的蚀刻溶液来去除伪栅极结构602的多晶硅。在另一实例中，可以使用氯基(Cl)的等离子体来选择性地去除多晶硅层。图7A和图7B示出通过去除伪栅极结构602而形成的沟槽702。
[0041] 然后方法500进行至框508，其中在由去除伪栅极提供的沟槽中形成金属栅极结构。金属栅极结构可以包括多个层，其中，多个层包括界面层、栅极介电层、功函数层、阻挡层、粘合层、扩散层、金属填充层和/或形成在沟槽内的其他合适的层中的一层或多层。
[0042] 参考图8A和图8B的实例，金属栅极结构804形成衬底102上，包括形成在鳍104上方和周围。金属栅极结构804包括诸如图8C的实例所示的多个层。应当注意，图8C的实施例仅是示例性的，并不旨在限制下文权利要求中明确列出的内容之外的组合、层数或层的配置。
[0043] 金属栅极结构804可以包括功函数层。在一些实施例中，功函数金属层包括p型功函数金属(PWFM)。仅举例来说，PWFM层可以包括Ni、Pd、Pt、Be、Ir、Te、Re、Ru、Rh、W、Mo、WN、RuN、MoN、TiN、TaN、WC、TaC、TiC、TiAlN、TaAlN或它们的组合。在各个实施例中，可以使用PVD、CVD、电子束(e束)蒸发和/或其他合适的工艺来形成PWFM层。金属栅极结构804可以包括具有n型功函数层(NWFM)的金属层的功函数层，其中，该n型功函数层可以包括例如Ni、Pd、Pt、Be、Ir、Te、Re、Ru、Rh、W、Mo、WN、RuN、MoN、TiN、TaN、WC、TaC、TiC、TiAlN、TaAlN或它们的组合。在各个实施例中，可使用PVD、CVD、电子束(e束)蒸发和/或其他合适的工艺来形成NWFM层。在一些实施例中，金属栅极结构的多个层包括填充金属层、阻挡层、扩散层和/或其他合适的层。金属栅极结构804的示例性金属层可以包括诸如Ni、Pd、Pt、Be、Ir、Te、Re、Ru、Rh、W、Mo、WN、RuN、MoN、TiN、TaN、WC、TaC、TiC、TiAlN、TaAlN或它们的组合的其他金属。
[0044] 金属栅极结构804还包括位于金属栅极结构804的金属层下方的栅极介电层(以及在一些情况下的下面的界面层)。栅极介电层可以包括诸如氧化铪的高k电介质。
[0045] 图8C示出金属栅极结构804的实施例，其中，金属栅极结构示出为包括金属栅极结构804’的多个层的堆叠件。图8C的示例性金属栅极结构804’包括高k栅极介电层806。在实施例中，高k介电层806是氧化铪。在一些实施例中，位于高k栅极电介质806下方的是未示出的界面层(例如，氧化硅)。第一金属层808设置在高k栅极介电层806上。在实施例中，通过沉积氮化钛(TiN)形成第一金属层808。在一些实施例中，在金属栅极结构804’的形成的结构中，第一金属层808的组分可以包括TiN和硅(例如，由于从周围层的扩散)或TiSiN。在实施例中，通过沉积氮化钽(TaN)或TaSiN形成第一金属层808。在一些实施例中，在金属栅极结构804’的形成的结构中，第一金属层808的组分可以包括TaN和硅(例如，由于从周围层的扩散)。
[0046] 在第一金属层808上设置第二金属层810。在实施例中，第二金属层810包括TaN。在实施例中，第三金属层812包括TiN。在实施例中，第四金属层814包括TiAl。在实施例中，第五金属层816(例如，填充金属层)包括TiN。因此，在一些实施例中，第一金属层808包括TiSiN，第二金属层810包括TaN，第三金属层812包括TiN，第四金属层包括TiAl，和/或第五金属层包括TiN。需要提醒的是，这些组分是示例性的，并且仅限于以下权利要求中明确列举的那些。可以使用原子层沉积(ALD)、物理汽相沉积(PVD)、包括等离子体增强CVD的CVD和/或其他合适的沉积工艺来形成这些层中的任何一层或多层。诸如相邻的ILD层的介电材料的电介质(注释为元件320)或诸如形成为邻接栅极结构的间隔件元件的其他介电部件围绕栅极结构804’。
[0047] 应当注意，方法500可以包括在形成金属栅极结构期间实施的一个或多个化学机械抛光(CMP)工艺。
[0048] 方法500进行至框510，其中沉积和图案化硬掩模层。在一些实施例中，硬掩模层可以包括图案化的氮化硅(SiN)层。可选地，在一些实施例中，硬掩模层可以包括诸如氧氮化硅、碳化硅或其他合适的材料的图案化的介电层。参考图8A和图8B的实例，沉积硬掩模层802。参考图9A和图9B的实例，图案化硬掩模层802。在一些实施例中，图案化的硬掩模层802包括开口902，开口902限定要在其下实施金属栅极线切割的区域。例如，在一些情况下，类似于图2的金属栅极切口图案210，开口902可对应于金属栅极切口图案。在各个实施例中，在开口902内暴露一个或多个栅极结构804的部分。
[0049] 方法500进行至框512，其中，在框512处实施金属栅极线切割工艺。参考图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C的实例，在框512的一个实施例中，通过一系列的刻蚀步骤实施金属栅极线切割工艺。
[0050] 在一些实施例中，在示出为图5中的框512A、512B和512C的三个蚀刻步骤中实施框512。在一个实施例中，顺序地实施实施框512A、512B和512C，而没有插入其中的步骤。在一些实施例中，连续地并且顺序地实施实施框512A、512B和512C，并且其中插入清洁或冲洗/干燥步骤。在一些实施例中，通过不同的工具(例如，在不同的室中实施每个蚀刻步骤)实施框512A、512B和512C中的每个。
[0051] 框512的金属栅极切割工艺可以从框512A的第一蚀刻工艺开始。在实施例中，第一蚀刻工艺是干蚀刻工艺。第一蚀刻工艺可以是各向异性蚀刻工艺。例如，可以提供第一蚀刻工艺，用于切割具有大致垂直的侧壁的金属栅极结构，从而产生切口区。
[0052] 在一些实施例中，第一蚀刻工艺包括以下一个或多个的干蚀刻参数。
[0054] 在一些实施例中，在框512A的第一蚀刻工艺之后，在切口区中保留不期望的、残留的金属栅极材料。如图10A所示，在第一蚀刻工艺形成切口区1002之后提供残留部分1004。在一些实施例中，残留部分1004包括金属栅极结构的栅极介电层和上面的含金属层。在一些实施例中，残留部分1004中的上面的含金属层包括钛或钽中的至少一种。在一些实施例中，残留部分1004中的上面的含金属层包括氮化钛或氮化钽中的至少一种。在一些实施例中，残留部分1004中的上面的含金属层包括钛或钽、氮和硅中的至少一种(例如，从周围层扩散的硅)。图10C示出在框512A的第一蚀刻工艺之后的示例性金属栅极结构804’，残留部分1004’包括栅极介电层806和上面的含金属层808。在一些实施例中，残留部分1004’还包括含金属层810的部分。因此，举例来说，在一些实施例中，在第一蚀刻工艺之后，在切口区
1002中保留包括钛、钽、氮化钛/氮化钽(TiN/TaN)和/或氮硅化钛(或氮硅化钽)(TiSiN/TaSiN)的层的部分。在实施例中，从层808的部分保留这些组分中的一种或多种。在另一实施例中，层810的部分也保留在切口区1002中，并且还可以包括钛、钽、氮化钛/氮化钽(TiN/TaN)。在另一实施例中，层810可以包括钛或钽中的另一种(与层808相比)和/或是钛或钽中的另一种的氮化物(与层808相比)。应当注意，图10B示出延伸到STI结构106中的第一蚀刻工艺。然而，在其他实施例中，第一蚀刻工艺延伸至STI结构106的顶面。在一些实施例中，第一蚀刻工艺延伸穿过STI结构106到达衬底102。应当注意，如图10A所示，可以看出，残留部分1004可以设置为沿着开口1002的侧壁，其中，开口1002具有位于STI结构的顶面的平面下面的侧壁的长度(由STI结构106限定)。在一些实施例中，开口的该侧壁将是线性的并且与开口的上侧壁共线。
1002中保留包括钛、钽、氮化钛/氮化钽(TiN/TaN)和/或氮硅化钛(或氮硅化钽)(TiSiN/TaSiN)的层的部分。在实施例中，从层808的部分保留这些组分中的一种或多种。在另一实施例中，层810的部分也保留在切口区1002中，并且还可以包括钛、钽、氮化钛/氮化钽(TiN/TaN)。在另一实施例中，层810可以包括钛或钽中的另一种(与层808相比)和/或是钛或钽中的另一种的氮化物(与层808相比)。应当注意，图10B示出延伸到STI结构106中的第一蚀刻工艺。然而，在其他实施例中，第一蚀刻工艺延伸至STI结构106的顶面。在一些实施例中，第一蚀刻工艺延伸穿过STI结构106到达衬底102。应当注意，如图10A所示，可以看出，残留部分1004可以设置为沿着开口1002的侧壁，其中，开口1002具有位于STI结构的顶面的平面下面的侧壁的长度(由STI结构106限定)。在一些实施例中，开口的该侧壁将是线性的并且与开口的上侧壁共线。
[0055] 然后，框512的金属栅极切割工艺进行至框512B的第二蚀刻工艺。在实施例中，第二蚀刻工艺是干蚀刻工艺。第二蚀刻工艺可以是各向同性蚀刻工艺(例如，各向同性干蚀刻工艺)。在实施例中，选择第二蚀刻工艺，从而使得其具有蚀刻TiN、TaN、TaSiN、W和/或SiN的能力。第二蚀刻工艺可以包括NF3作为蚀刻剂。可以提供第二蚀刻工艺，以用于蚀刻TiN、TaN和/或TaSiN组分，而不蚀刻高k电介质。可以提供第二蚀刻工艺，用于蚀刻TiN、TaN和/或TaSiN组分，而不蚀刻TiAl组分。可以提供第二蚀刻工艺，用于蚀刻TiN、TaN和/或TaSiN组分，而不蚀刻任何周围的电介质，诸如ILD层320、间隔件元件、STI 106等的介电材料。在实施例中，ILD层320和/或STI层106包括氧化硅。第二蚀刻工艺可以是选择性的，从而使得其基本不蚀刻氧化硅。换言之，可以选择第二蚀刻工艺以提供蚀刻TiN、TaN和/或TaSiN组分，而不蚀刻氧化硅。在一些实施例中，由于第二蚀刻工艺的各向同性性质，可以在切口区中横向蚀刻诸如TaN、TiN、TaSiN和/或TiSiN层的残留的含金属层。在图14中提供示例性第二蚀刻工艺的蚀刻速率。
[0056] 在一些实施例中，可以在50℃和75℃之间实施第二蚀刻工艺。在一些实施例中，可以在约60至180秒之间的时间段内实施第二蚀刻工艺。在实施例中，第二蚀刻工艺的气体包括NF3。在一些实施例中，气体还包括O2。
[0057] 如图11A所示，在第一蚀刻工艺之后提供的残留部分1004通过第二蚀刻工艺蚀刻(包括横向地)，以提供剩余的残留部分1102。也就是说，如图11A所示，在第二蚀刻工艺之后，在切口区1002中设置剩余的残留部分1102。在一些实施例中，剩余的残留部分1102包括栅极介电层的材料。图11C示出在框512B的第二蚀刻工艺之后(例如，在各向同性干蚀刻之后)的示例性金属栅极结构804’，剩余的残留部分1102’包括栅极介电层806。因此，举例来说，在一些实施例中，在第二蚀刻工艺之后，保留包括高k电介质(例如，HFO2)的栅极介电层806的部分。
[0058] 在一些实施例中，第二蚀刻工艺具有大于TaN的蚀刻速率的TiSiN蚀刻速率和/或大于TiN的蚀刻速率的TaN蚀刻速率。在一些实施例中，硬掩模或BARC蚀刻速率是约4.5至12埃/分钟。因此可以控制硬掩模或BARC的蚀刻速率，以使BARC/HM损失最小化。
[0059] 应当注意，在一些实施例中，第二蚀刻工艺使用包括氟(F)的蚀刻剂，该蚀刻剂可以在蚀刻期间渗透到ILD层320中。在一些实施例中，这可以从第二蚀刻工艺512B之前至第二蚀刻工艺512B之后增加ILD层320的厚度。在一些实施例中，ILD层320包括二氧化硅(SiO2)，其中，ILD层320在实施第二蚀刻工艺之后包括F离子。
[0060] 然后框512的金属栅极切割工艺进行至框512C的第三蚀刻工艺。在实施例中，第三蚀刻工艺可以是湿蚀刻工艺。在一些实施例中，第三蚀刻工艺包括稀氢氟酸蚀刻。例如，可以使用在约500(DI)：1(HF)和2000(DI):1part(HF)之间的稀HF(DHF)蚀刻剂。在一些实施例中，第三蚀刻工艺具有选择为从衬底去除任何残留的栅极介电层(例如，高k电介质)的蚀刻剂。在一些实施例中，第三蚀刻工艺对栅极介电层(例如，诸如HfO2的高k电介质)的组分具有选择性。例如，第三蚀刻工艺的蚀刻剂可能大致不蚀刻硬掩模或诸如ILD 320的其他介电层或隔离区106。如图12A、图12B和图12C的实例所示，在第三蚀刻工艺之后，已经从衬底102去除残留部分1102。由于金属栅极结构804的原始的“基脚轮廓”，切割金属栅极工艺的所得到的开口1002还包括在比其他部分(例如，在STI 106内的顶部区和底部区)更宽的一个部分处的宽度。
[0061] 应当注意，开口1002的轮廓在与STI 106的顶面共面的点处具有较大宽度W3的轮廓。较大的宽度在上部渐缩至大致恒定的宽度W1。位于较大宽度下面的下部也可以获得大致恒定的宽度W2。在实施例中，从宽度W3至宽度W1的轮廓的锥形具有在约75度和小于90度之间的角度。换言之，开口1002的侧壁正交于下面的衬底102的顶面。开口1002在宽度W3之上和之下的区域的侧壁包括彼此共线的侧壁和/或大致垂直于衬底102的顶面的侧壁。
[0062] 因此，框512提供多步骤蚀刻工艺，从而去除线切口区1002中的金属栅极结构802的多部分。在一些实施例中，线切口区1002延伸到下面的隔离区106中并且有效地将现在相邻的栅极叠堆叠件中的导电栅极金属层彼此分离。在其他实施例中，线切口区1002延伸穿过隔离区106。因此，开口1002可以延伸至衬底102的表面。
[0063] 如上所述，在框512的一系列蚀刻步骤中，本发明的实施例可能不需要在切口区内显著的过蚀刻金属层以损坏相邻的介电层，而是可以提供去除线切口区中的金属栅极结构的不期望的残留层。残留物的去除可以改善EBI器件的性能。可以提供可控的蚀刻工艺，从而用于会导致过蚀刻金属层的减少的金属横向蚀刻。例如，在一些实施例中，可以提供框512的步骤，从而使得蚀刻最小化和/或防止下面的硬掩模(例如，硬掩模802)的损失。因此，在本发明的一个或多个实施例中，可以放大工艺窗口，从而用于切割金属栅极工艺。在一些实施例中，宽度W1可以在如上所述的具有选择性蚀刻的切割工艺期间保持的足够临界尺寸。
[0064] 方法500进行至框514，其中，在框514处继续制造结构600。在一些实施例中，在切口区中沉积介电层。在进一步的实施例中，实施CMP工艺。参考图13A和图13B的实例，并且在框514的实施例中，可以沉积介电层1302，并且实施CMP工艺以平坦化介电层1302的顶面。在一些实施例中，介电层1302可以包括氧化硅、氮化硅、氮氧化物和/或其他合适的介电材料层。因此，在各个实施例中，介电层1302可进一步用于电隔离相邻的栅极堆叠件的栅极金属线。介电层1302可以是与ILD层320和/或隔离区106不同的组分。
[0065] FinFET结构600可以继续进行进一步处理以形成本领域已知的各个部件和区域。例如，后续的处理可以在衬底上形成配置为连接各个部件各个接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，以形成可以包括一个或多个FinFET器件的功能电路。在进一步的实例中，多层互连件可以包括垂直互连件(诸如通孔或接触件)以及水平互连件(诸如金属线)。各个互连部件可以采用包括铜、钨和/或硅化物的各个导电材料。在一个实例中，使用镶嵌和/或双镶嵌工艺来形成与铜相关的多层互连结构。
[0066] 在实施例中，制造半导体器件的方法包括：在衬底上形成第一鳍和第二鳍，所述第一鳍具有第一栅极区，以及所述第二鳍具有第二栅极区；在所述第一栅极区和所述第二栅极区上方形成金属栅极线，其中，所述金属栅极线从所述第一鳍延伸至所述第二鳍；以及实施线切割工艺以将所述金属栅极线分成第一金属栅极线和第二金属栅极线，其中，所述线切割工艺包括：实施第一蚀刻：在所述第一蚀刻之后，实施第二蚀刻；以及在所述第二蚀刻之后，实施第三蚀刻。
[0067] 在实施例中，实施所述线切割工艺包括：在所述金属栅极线上方形成图案化的硬掩模，其中，所述图案化的硬掩模限定开口；以及通过所述开口蚀刻所述金属栅极线。
[0068] 在实施例中，所述第一蚀刻是干蚀刻，所述第二蚀刻是干蚀刻，并且所述第三蚀刻是湿蚀刻。
[0069] 在实施例中，所述第一蚀刻是各向异性蚀刻，以及所述第二蚀刻是各向同性蚀刻。
[0070] 在实施例中，所述第二蚀刻去除所述金属栅极线的含金属层的残留部分。
[0071] 在实施例中，所述含金属层包括氮化钛。
[0072] 在实施例中，所述含金属层还包括硅。
[0073] 在实施例中，所述第三蚀刻去除栅极介电层的残留部分。
[0074] 在实施例中，所述栅极介电层的残留部分是氧化铪。
[0075] 在实施例中，制造半导体器件的方法包括：在衬底上方的沟槽中形成金属栅极结构，其中，形成所述金属栅极结构包括：形成栅极介电层；在所述栅极介电层上方形成第一金属层；以及在所述第一金属层上方形成第二金属层；以及对所述金属栅极结构实施切割栅极工艺以形成所述金属栅极结构的第一部分和所述金属栅极结构的第二部分，所述第一部分和第二部分具有位于其间的切口区，其中，实施所述切割栅极工艺包括：实施第一蚀刻工艺以去除所述第二金属层的第一区域、所述第一金属层的第一区域和所述栅极介电层的第一区域；实施第二蚀刻工艺以去除所述第一金属层的第二区域；以及实施第三蚀刻工艺以去除所述栅极介电层的第二区域。
[0076] 在实施例中，制造半导体器件的方法还包括：在实施所述第三蚀刻工艺之后，在所述切口区中形成介电材料。
[0077] 在实施例中，通过所述第一蚀刻工艺将所述第二金属层从所述切口区完全去除。
[0078] 在实施例中，通过所述第一蚀刻工艺和所述第二蚀刻工艺的组合将所述第一金属层从所述切口区完全去除。
[0079] 在实施例中，通过所述第一蚀刻工艺、所述第二蚀刻工艺和所述第三蚀刻工艺的组合，将所述栅极介电层从所述切口区完全去除。
[0080] 在实施例中，所述第二蚀刻工艺对所述第一金属层具有选择性。
[0081] 在实施例中，所述第三蚀刻工艺对所述栅极介电层具有选择性。
[0082] 在实施例中，半导体器件，包括：第一鳍和第二鳍，从衬底延伸，所述第一鳍具有第一栅极区，以及所述第二鳍具有第二栅极区，并且浅沟槽隔离(STI)结构介于所述第一鳍和所述第二鳍之间；金属栅极结构的第一部分，设置在所述第一栅极区上方，以及所述金属栅极结构的第二部分，设置在所述第二栅极区上方，其中，通过切口栅极区分离所述第一部分和所述第二部分；以及介电层，设置在所述切口栅极区中；其中，所述金属栅极结构的第一部分具有邻接所述切口栅极区的第一面，其中，所述第一面具有与所述STI结构相邻的第一宽度和位于所述第一宽度之上的第二宽度，所述第二宽度小于所述第一宽度。
[0083] 在实施例中，所述第一部分和所述第二部分共线。
[0084] 在实施例中，所述切口栅极区包括第一介电材料，所述第一介电材料具有与所述STI结构相邻的所述第一宽度和位于所述第一宽度之上的所述第二宽度。
[0085] 在实施例中，所述金属栅极结构的第一部分的第一面具有从所述第二宽度至所述第一宽度的锥形轮廓。
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