技术领域
[0001] 本公开大体上涉及高级雷达系统，且更确切地说，涉及用于啁啾雷达同时维持低
相位噪声的快速调制方案。
背景技术
[0002] 下一代雷达系统，具体地说
成像雷达需要使用超快速啁啾调制来增加雷达
分辨率并同时使用极低发射器相位噪声来改进目标检测。在雷达收发器中，通常使用
频率合成器或与其数字控制相关联的
锁相环(Phased Locked Loop，PLL)产生调制。为了滤除来自PLL元件(例如，压控
振荡器、基准振荡器和晶体受控振荡器)的噪声贡献，PLL带宽通常设定成相对低的值(例如，数百kHz)。然而，具有有限带宽的PLL不与高级雷达系统的斜坡线性度的要求兼容，当使用极快速啁啾调制方案时尤其如此。
[0003] 在一在个调制方案中，
波形频率在“啁啾”相位期间在两个值之间斜变，且接着在啁啾间或“返回”相位期间返回到开始频率。在从返回相位改变到啁啾相位期间，PLL经受相位跳跃，这可能会影响啁啾相位的第一部分的线性度。因此，减少啁啾相位的可用持续时间，这会限制快速啁啾调制的优点。
发明内容
[0004] 根据本发明的第一方面，提供一种具有相位预设的快速啁啾
锁相环PLL，包括：
[0005] 压控振荡器VCO，所述压控振荡器VCO被配置成产生调频连续波形FMCW，所述VCO对连接到电荷
泵的
滤波器的滤波后
输出电压作出响应，所述
电荷泵对参考频率波形与由
分频器产生的经分频频率波形之间的差作出响应，所述分频器被配置成对所述FMCW进行分频；
[0006] 数字
控制器，所述数字控制器连接到所述分频器且被配置成
修改所述分频器的分频比以产生啁啾相位和返回相位，所述啁啾相位包括所述FMCW从开始频率到
停止频率的第一线性改变，且所述返回相位包括所述FMCW从所述停止频率到所述开始频率的第二线性改变；以及
[0007] 相位预设
电路，所述相位预设电路连接到所述数字控制器和所述滤波器，在所述啁啾相位之前的开始频率时间期间，所述相位预设电路供应相位预设
电流，所述相位预设电流与所述VCO的VCO增益成比例并且与所述啁啾相位期间的啁啾电流成反比。
[0008] 在一个或多个
实施例中，通过包括计数器的校准电路确定所述相位预设电流，所述计数器被配置成通过测量所述滤波后输出电压，将时钟循环数存储在所述数字控制器中，以及通过所述数字控制器控制所述相位预设电路以供应所述相位预设电流来确定在从所述停止频率改变到所述开始频率期间经过的多个时钟循环。
[0009] 在一个或多个实施例中，通过将由所述相位预设电路供应到所述滤波器的校准电流乘以所述时钟循环数目，乘以时钟周期并除以所述啁啾相位的持续时间来确定所述相位预设电流。
[0010] 在一个或多个实施例中，所述滤波器是包括多个滤波器级的
低通滤波器。
[0011] 在一个或多个实施例中，所述相位预设电流被分布到所述多个滤波器级中的每一个。
[0012] 在一个或多个实施例中，在没有所述相位预设电流的情况下，所述PLL的可用啁啾相位减少。
[0013] 根据本发明的第二方面，提供一种用于预设快速啁啾锁相环PLL的相位的方法，包括：
[0014] 通过压控振荡器VCO产生调频连续波形FMCW，所述VCO对滤波后输出电压作出响应；
[0015] 通过分频器对所述FMCW进行分频，以产生经分频频率波形；
[0016] 响应于参考频率波形与所述经分频频率波形之间的差而产生电荷泵电压；
[0017] 通过滤波器对所述电荷泵电压进行滤波以产生所述滤波后输出电压；
[0018] 通过数字控制器修改所述分频器的分频比以产生啁啾相位和返回相位，所述啁啾相位包括所述FMCW从开始频率到停止频率的第一线性改变，且所述返回相位包括所述FMCW从所述停止频率到所述开始频率的第二线性改变；以及
[0019] 在所述啁啾相位之前的开始频率时间期间，通过相位预设电路将相位预设电流供应到所述滤波器，其中所述相位预设电流与所述VCO的VCO增益成比例并且与所述啁啾相位期间的啁啾电流成反比。
[0020] 在一个或多个实施例中，所述方法进一步包括通过用校准电路对在从所述停止频率改变到所述开始频率期间经过的多个时钟循环进行计数来确定所述相位预设电流，其方式是测量所述滤波后输出电压，将所述时钟循环数存储在所述数字控制器中，以及通过所述数字控制器控制所述相位预设电路以供应所述相位预设电流。
[0021] 在一个或多个实施例中，所述方法进一步包括通过将由所述相位预设电路供应到所述滤波器的校准电流乘以所述时钟循环数目，乘以时钟周期并除以所述啁啾相位的持续时间来确定所述相位预设电流。
[0022] 在一个或多个实施例中，对所述电荷泵电压进行滤波包括通过包括多个滤波器级的低通滤波器进行滤波。
[0023] 在一个或多个实施例中，所述方法进一步包括将所述相位预设电流分布到所述多个滤波器级中的每一个。
[0024] 在一个或多个实施例中，所述方法进一步包括限制所述PLL的带宽以最小化相位噪声。
[0025] 根据本发明的第三方面，提供一种用于预设快速啁啾锁相环PLL的相位的方法，包括：
[0026] 通过所述PLL产生调频连续波形FMCW，所述PLL包括低通滤波器，所述低通滤波器被配置成通过对电荷泵的电荷泵电压进行滤波来产生滤波后输出电压，所述电荷泵对经分频FMCW与参考频率波形之间的差作出响应，所述FMCW包括啁啾相位和返回相位，所述啁啾相位包括所述FMCW从开始频率到停止频率的第一线性改变，且所述返回相位包括所述FMCW从所述停止频率到所述开始频率的第二线性改变；以及
[0027] 在所述啁啾相位之前的开始频率时间期间，将相位预设电流供应到所述低通滤波器，其中确定所述相位预设电流包括：
[0028] 在FMCW频率等于所述开始频率时从所述滤波后输出电压测量开始电压，[0029] 将所述FMCW频率设定成所述停止频率，其中所述滤波后输出电压等于停止电压，[0030] 停用所述电荷泵，将校准电流供应到所述低通滤波器，以及对在从所述停止电压改变到所述开始电压期间经过的多个时钟循环进行计数，其中每个时钟循环具有时钟周期，
[0031] 将所述相位预设电流设定成等于所述校准电流乘以所述时钟循环数，乘以所述时钟周期并除以所述啁啾相位的持续时间，以及
[0032] 启用所述电荷泵，以及在后续开始频率时间期间供应所述相位预设电流。
[0033] 在一个或多个实施例中，所述方法进一步包括在启动相位期间将所述校准电流供应到所述低通滤波器，以及在所述开始频率时间期间将所述相位预设电流供应到所述低通滤波器。
[0034] 在一个或多个实施例中，在没有所述相位预设电流的情况下，所述PLL的可用啁啾相位减少。
[0035] 本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
[0036] 本发明借助于例子示出并且不受附图的限制，在附图中类似标记指示类似元件。为简单和清晰起见而示出图中的元件，并且这些元件未必按比例绘制。
[0037] 图1是用于产生雷达啁啾的PLL的功能
框图。
[0038] 图2是示出理想和实际特性的图1的啁啾波形的图形视图。
[0039] 图3是根据本公开的实施例的快速啁啾PLL的功能框图。
[0040] 图4是根据本公开的实施例的快速啁啾PLL的示意图。
[0041] 图5是根据图3的PLL的波形的图形视图。
[0042] 图6是根据图3的未向滤波器供应相位预设电流的调频连续波形(Frequency Modulated Continuous Waveform，FMCW)的图形视图。
[0043] 图7是根据图3的具有供应给滤波器的相位预设电流的FMCW的图形视图。
[0044] 图8是根据本公开的实施例的用于预设快速啁啾PLL的相位的方法的
流程图表示。
[0045] 图9是根据本公开的实施例的用于预设快速啁啾PLL的相位的方法的流程图表示。
具体实施方式
[0046] 本文所描述的系统和方法的实施例提供一种快速啁啾雷达，该快速啁啾雷达产生调频连续波形(Frequency Modulated Continuous Waveform，FMCW)，而不具有频率下冲(或甚至PLL解锁)的不期望影响，或由PLL在返回相位与啁啾相位之间所需的
相变引起的在啁啾相位期间的较差线性度。
[0047] 通过在返回相位与啁啾相位之间的开始频率时间期间预设PLL的相位，在基本上整个啁啾相位上维持后续啁啾的线性度。因此，电荷泵和PLL环路的增益通常降低到对于快速啁啾相位足够的电平，然而处于典型噪声源得到充分衰减的电平。
[0048] 确定相位预设电流(IPHC)，该相位预设电流IPHC与在啁啾相位期间所需的啁啾电流成反比并且与压控振荡器(Voltage Controlled Oscillator，VCO)的VCO增益成比例。在各种实施例中，相位预设电流注入到滤波器的各个级中，以进一步改进PLL稳定时间并降低频率过冲。此外，在各种实施例中，在PLL的启动相位期间出现校准相位。因此，校准不会施加关于仅在啁啾相位期间有效的组件的噪声或功耗的任何设计限制。
[0049] 图1示出用于产生雷达啁啾的PLL的实施例10。实施例10包括用于产生VCO频率(FVCO)14的VCO 12。VCO频率14除以分频器16以产生经分频频率18。参考频率电路20产生参考频率22。在一个实施例中，参考频率电路20包括
晶体振荡器，接着是
缓冲器。在另一实施例中，晶体振荡器用数字波形产生器替换。
[0050] 相位频率检测器24将经分频频率18与参考频率22相比较以确定差26。在一个实施例中，差26是与经分频频率18与参考频率22之间的
相位差成比例的脉宽。电荷泵28响应于差26而产生电荷泵电压30。低通滤波器32基于电荷泵电压30而产生滤波后输出电压34。VCO 12基于滤波后输出电压34而产生VCO频率14。数字控制器36产生控制
信号38以改变分频器
16的分频比。举例来说，如果分频比是十，那么VCO频率14将产生为具有比参考频率22大十倍的频率。在一个示例实施例中，分频器16是被配置成将VCO频率14除以二进制倍数的一系列级联D触发器。
[0051] 图2是将理想FMCW 40与实际FMCW 42相比较的图形视图，其中频率下冲和啁啾相位的线性度不良地受图1的实施例10控制。理想FMCW 40横跨从停止频率(F1)44到开始频率46的
频率范围。FMCW波形40和42由时间斜坡斜率返回(TRSR或“返回相位”)50、停止频率时间(T1)52、时间斜坡斜率数据(TRSD或“啁啾相位”)54和停止频率时间(T2)56组成。在图2中所示的实施例中，实际FMCW 42在啁啾相位54期间展现频率下冲58和较差线性度，由此将可用啁啾时间减少到可用啁啾相位(TRSD2)60。
[0052] 现在转向图3，继续参考图1，描述改进的实施例70。实施例70包括低通滤波器72，该低通滤波器72被配置成接收相位预设电流，如图4中更详细地描述。低通滤波器72产生滤波后输出电压74，该滤波后输出电压控制VCO 12并且由测量电路76测量以产生测得值78。在一个实施例中，测量电路76在PLL的启动相位期间确定测得值78。在另一实施例中，测量电路76将测得值78存储在数字控制器82中包括的相位预设校准电路80的寄存器中。在另一实施例中，周期性地计算测得值78以提高由于组件漂移和老化产生的准确性。
[0053] 相位预设校准电路80产生校准电流
控制信号，该校准电流控制信号通过连接84提供给相位预设电路86。在一个实施例中，在校准期间且响应于测量电路76而确定校准电流。在校准期间，相位预设电路86通过连接88将校准电流供应到低通滤波器72。在实施例70的校准之后，数字控制器82产生一组相位预设电流控制信号，该组相位预设电流控制信号通过连接94提供给相位预设电路86。在校准之后，相位预设电路86通过连接98将相位预设电流供应到低通滤波器72。
[0054] 参考图3，图4示出实施例100的附加细节，其中图3的连接88和98组合以携载校准电流或相位预设电流。实施例100包括被配置成产生FMCW 104的VCO 102。相位频率检测器106为电荷泵108提供一对差分差信号120和122，该对差分差信号120和122测量参考频率与经分频FMCW 104之间的相位差。
差分信号120和122使得
串联连接在电源轨130与接地132之间的相应电流源124和126能够为电荷泵电压134提供相应正脉冲或负脉冲。
[0055] 实施例100示出用于提供低通滤波的
电阻和电容元件的配置。应理解，组件的其它数目和布置还提供适合于PLL的设计目标(例如，带宽和响应时间)的低通滤波。第一
电阻器140连接在两个外部引脚142与144之间。第一电容器146连接在外部引脚144与接地132之间。在实施例100中，第一电阻器140和第一电容器146由于其物理尺寸而在集成PLL的外部。
[0056] 第二电容器150连接在电荷泵电压134与接地132之间。第二电阻器152连接在
节点154与接地132之间。第三电容器156连接在节点154与接地132之间。第三电阻器158连接在滤波后输出电压160与节点154之间。第四电容器162连接在滤波后输出电压160与接地132之间。
[0057] 相位预设相关电路170的群组包括相位预设电路172，该相位预设电路172接收相位预设电流控制信号(IPHC)178和校准电流控制信号(ICAL)176。相位预设电路172在校准期间(例如，在PLL的启动相位期间)将校准电流控制信号供应到节点174，并且在啁啾相位之前的开始频率时间期间将相位预设电流控制信号供应到节点174。来自相位预设电路172的控制信号控制将电流供应到相应电容器146、150、156和162的电流源190、192、194和196。在其它实施例中，本文中所描述的校准技术应用于不同
环路滤波器配置。举例来说，环路滤波器与图3中示出的其它电路完全集成，或环路滤波器在包括图3的其它电路的整体式衬底外部，或环路滤波器作为多芯片模
块集成或与图3的其它电路混合。在其它实施例中，PLL包括具有与图3中示出不同的类型和/或次序的电荷泵和环路滤波器，其中PLL带宽和啁啾斜坡斜率不相关。
[0058] 图5示出图3的实施例70的各种操作波形。FMCW 200在开始频率202与停止频率204之间转换。FMCW 200包括返回相位(TRSR)300、开始频率时间(T1)302、啁啾相位(TRSD)304和结束频率时间306。在各种实施例中，在PLL产生FMCW 200的操作期间，电荷泵电流(ICP)310维持在高于零312的恒定电平下。在开始频率时间302期间激活相位预设电流(IPHC)314，以允许FMCW在返回相位300与啁啾相位304之间的快速相变。图5的操作波形示出下啁啾FMCW，其中开始频率202大于停止频率204。在其它实施例中，使用上啁啾FMCW，其中开始频率202小于停止频率204。在其它实施例中，FMCW啁啾在啁啾时间304期间(例如，频移键控(Frequency Shift Key，FSK)FMCW啁啾)具有非线性形状。
[0059] 图6和图7比较使用以及不使用PLL的低通滤波器的相位预设补偿的实验结果。具体地说，图6示出在返回相位300、开始频率时间302和啁啾相位304期间的理想FMCW 320。传统的FMCW 322示出在啁啾相位304的第一部分期间的较差线性度，以及很好地延伸到开始频率时间302中的显著频率过冲。相反，图7示出当相位预设补偿施加到PLL的低通滤波器时，在啁啾相位304期间紧密地
跟踪理想FMCW 320的FMCW 332。
[0060] 图8示出用于预设快速啁啾PLL的相位的方法。参考图3、图5和图8，在340处，通过VCO 12产生FMCW 14。在342处，通过分频器16对FMCW 14进行分频。在344处，响应于参考波形22与经分频FMCW 18之间的差26，产生电荷泵电压30。在346处，通过滤波器72对电荷泵电压30进行滤波。在348处，通过数字控制器82修改分频器16以产生啁啾相位304和返回相位300。在350处，在啁啾相位304之前的开始频率时间302期间，通过相位预设电路86将相位预设电流98供应到滤波器72。
[0061] 图9示出用于预设快速啁啾PLL的相位的方法，其中在啁啾相位之前的时间期间供应的相位预设电流是在校准相位期间的预定电流值的函数。参考图3、图5和图9，在360处，在一个示例实施例中，在包括在相位预设校准电路80中的寄存器中设定Fstart 202、Fstop 204、TRSR300和TRSD 304的值。在另一实施例中，通过串行端口
接口(serial port interface，SPI)将这些值写入到相位预设校准电路80中。在另一实施例中，将这些值写入到数字控制器82中，且相位预设校准电路80可
访问这些值。在一个实施例中，还清除用于多个时钟循环的计数器(CNT_VAL)，或在360处将计数器设定成零。在其它实施例中，在362、
364、366和368中的一个中清除计数器。在362处，PLL频率(例如，FMCW)14设定成Fstart
202。在364处，通过测量电路76测量滤波后输出电压74以确定Vstart。在366处，通过适当地选择分频器16中的分频比来将PLL频率14设定成Fstop 204。在366处，同样通过测量电路76测量滤波后输出电压74以确定Vstop。在368处，停用电荷泵28。
[0062] 在370处，向滤波器72供应校准电流(ICAL)88并使计数器递增。在372处，如果滤波后输出电压74等于(或超过)Vstart值，对应于FMCW14等于Fstart 202，那么该方法前进到374，否则，该方法返回到370。在374处，将经过的时间(dT)计算为计数器值(例如，时钟循环数)乘以时钟周期(Tclk)。在376处，将相位预设电流(IPHC)计算成等于校准电流(ICAL)乘以经过的时间(dT)，除以啁啾相位(TRSD)304的持续时间。在各种实施例中，通过数字控制器82中的电路计算经过的时间和相位预设电流的计算。在另一实施例中，通过数字控制器82中的
软件和寄存器计算经过的时间和相位预设电流的计算。在378处，再激活电荷泵28，使得随后可以发生啁啾传输。
[0063] 应了解，所公开的实施例包括至少以下内容。在一个实施例中，具有相位预设的快速啁啾锁相环(Phased Locked Loop，PLL)包括压控振荡器(Voltage Controlled Oscillator，VCO)，该压控振荡器被配置成产生调频连续波形(Frequency Modulated Continuous Waveform，FMCW)。VCO对连接到电荷泵的滤波器的滤波后输出电压作出响应。电荷泵对参考频率波形与由分频器产生的经分频频率波形之间的差作出响应，该分频器被配置成对FMCW进行分频。数字控制器连接到分频器且被配置成修改分频器的分频比以产生啁啾相位和返回相位。啁啾相位包括FMCW从开始频率到停止频率的第一线性改变。返回相位包括FMCW从停止频率到开始频率的第二线性改变。相位预设电路连接到数字控制器和滤波器。在啁啾相位之前的开始频率时间期间，相位预设电路供应相位预设电流。相位预设电流与VCO的VCO增益成比例并且与啁啾相位期间的啁啾电流成反比。
[0064] 具有相位预设的快速啁啾锁相环(Phased Locked Loop，PLL)的替代实施例包括以下特征中的一个或其任何组合。通过包括计数器的校准电路确定相位预设电流，该计数器被配置成通过测量滤波后输出电压，将时钟循环数存储在数字控制器中以及通过数字控制器控制相位预设电路以供应相位预设电流来确定在从停止频率改变到开始频率期间经过的多个时钟循环。通过将由相位预设电路供应到滤波器的校准电流乘以时钟循环数，乘以时钟周期并除以返回相位的持续时间来确定相位预设电流。在PLL的启动相位期间确定相位预设电流。滤波器是包括多个滤波器级的低通滤波器。相位预设电流被分布到多个滤波器级中的每一个。FMCW是下啁啾波形，其中开始频率大于停止频率。在没有相位预设电流的情况下，PLL的可用啁啾相位减少。
[0065] 在另一实施例中，用于预设快速啁啾锁相环(Phased Locked Loop，PLL)的相位的方法包括通过压控振荡器(Voltage Controlled Oscillator，VCO)产生调频连续波形(Frequency Modulated Continuous Waveform，FMCW)。VCO对滤波后输出电压作出响应。通过分频器对FMCW进行分频以产生经分频频率波形。响应于参考频率波形与经分频频率波形之间的差而产生电荷泵电压。通过滤波器对电荷泵电压进行滤波以产生滤波后输出电压。数字控制器修改分频器的分频比以产生啁啾相位和返回相位。啁啾相位包括FMCW从开始频率到停止频率的第一线性改变。返回相位包括FMCW从停止频率到开始频率的第二线性改变。相位预设电路在啁啾相位之前的开始频率时间期间将相位预设电流供应到滤波器，其中相位预设电流与VCO的VCO增益成比例并且与啁啾相位期间的啁啾电流成反比。
[0066] 用于预设快速啁啾锁相环(Phased Locked Loop，PLL)的相位的方法的替代实施例包括以下特征中的一个或其任何组合。通过用校准电路对在从停止频率改变到开始频率期间经过的多个时钟循环进行计数来确定相位预设电流，其方式是测量滤波后输出电压，将时钟循环数存储在数字控制器中，以及通过数字控制器控制相位预设电路以供应相位预设电流。通过将由相位预设电路供应到滤波器的校准电流乘以时钟循环数，乘以时钟周期并除以啁啾相位的持续时间来确定相位预设电流。在PLL的启动相位期间确定相位预设电流。对电荷泵电压进行滤波包括通过包括多个滤波器级的低通滤波器进行滤波。相位预设电流被分布到多个滤波器级中的每一个。在开始频率时间期间通过数字控制器控制相位预设电路。限制PLL的带宽以最小化相位噪声。
[0067] 在另一实施例中，用于预设快速啁啾锁相环(Phase Locked Loop，PLL)的相位的方法包括通过PLL产生调频连续波形(Frequency Modulated Continuous Waveform，FMCW)。PLL包括低通滤波器，该低通滤波器被配置成通过对电荷泵的电荷泵电压进行滤波来产生滤波后输出电压。电荷泵对经分频FMCW与参考频率波形之间的差作出响应。FMCW包括啁啾相位和返回相位。啁啾相位包括FMCW从开始频率到停止频率的第一线性改变。返回相位包括FMCW从停止频率到开始频率的第二线性改变。在啁啾相位之前的开始频率时间期间，将相位预设电流供应到低通滤波器，其中确定相位预设电流包括：在FMCW频率等于开始频率时从滤波后输出电压测量开始电压；将FMCW频率设定成停止频率，其中滤波后输出电压等于停止电压；停用电荷泵，将校准电流供应到低通滤波器，以及对在从停止电压改变到开始电压期间经过的多个时钟循环进行计数，其中每个时钟循环具有时钟周期；将相位预设电流设定成等于校准电流乘以时钟循环数，乘以时钟周期并除以啁啾相位的持续时间；以及启用电荷泵以及在后续开始频率时间期间供应相位预设电流。
[0068] 用于预设快速啁啾锁相环(Phased Locked Loop，PLL)的相位的方法的替代实施例包括以下特征中的一个或其任何组合。在启动相位期间确定相位预设电流。在启动相位期间将校准电流供应到低通滤波器，并且在开始频率时间期间将相位预设电流供应到低通滤波器。在没有相位预设电流的情况下，PLL的可用啁啾时间减少。
[0069] 虽然本文中参考具体实施例描述了本发明，但是可以在不脱离如所附
权利要求书中所阐述的本发明的范围的情况下进行各种修改和改变。因此，
说明书和图式应视为说明性而不是限制性意义，并且预期所有这些修改都包括在本发明的范围内。并不意图将本文中关于具体实施例所描述的任何益处、优点或问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或元素。
[0070] 除非另有陈述，否则例如“第一”和“第二”等术语用于任意地区别此类术语所描述的元件。因此，这些术语不一定预期指示此类元件的时间或其它优先级。
