半导体存储装置
阅读：106发布：2020-05-13
专利汇可以提供半导体存储装置专利检索，专利查询，专利分析的服务。并且一实施方式的 半导体 存储装置具备：第1及第2存储单元，分别包含电 阻变 化元件及选择器；第1导电体，电连接于所述第1存储单元的第1端；第2导电体，将所述第1存储单元的第2端与所述第2存储单元的第1端之间电连接；第3导电体，电连接于所述第2存储单元的第2端；第1定 电流 源，能够经由所述第1导电体与所述第1存储单元电连接；第2定电流源，能够经由所述第3导电体与所述第2存储单元电连接；第1读出 放大器 ，基于从所述第1定电流源向所述第1存储单元流动的电流，从所述第1存储单元读出数据；以及第2读出放大器，基于从所述第2存储单元向所述第2定电流源流动的电流，从所述第2存储单元读出数据。，下面是半导体存储装置专利的具体信息内容。
1.一种半导体存储装置，具备：
第1存储单元及第2存储单元，分别包含电阻变化元件及选择器；
第1导电体，电连接于所述第1存储单元的第1端；
第2导电体，将所述第1存储单元的第2端与所述第2存储单元的第1端之间电连接；
第3导电体，电连接于所述第2存储单元的第2端；
第1定电流源，能够经由所述第1导电体与所述第1存储单元电连接；
第2定电流源，能够经由所述第3导电体与所述第2存储单元电连接；
第1读出放大器，基于从所述第1定电流源向所述第1存储单元流动的电流，从所述第1存储单元读出数据；以及
第2读出放大器，基于从所述第2存储单元向所述第2定电流源流动的电流，从所述第2存储单元读出数据。
2.根据权利要求1所述的半导体存储装置，
还具备第1存储单元阵列及第2存储单元阵列，所述第1存储单元阵列及第2存储单元阵列分别包含所述第1存储单元、所述第2存储单元、所述第1导电体、所述第2导电体及所述第
3导电体。
3.根据权利要求2所述的半导体存储装置，其中
所述第1读出放大器基于从所述第1定电流源向所述第1存储单元阵列的所述第1存储单元流动的电流、或从所述第1定电流源向所述第2存储单元阵列的所述第1存储单元流动的电流，读出数据，
所述第2读出放大器基于从所述第1存储单元阵列的所述第2存储单元向所述第2定电流源流动的电流、或从所述第2存储单元阵列的所述第2存储单元向所述第2定电流源流动的电流，读出数据。
4.根据权利要求3所述的半导体存储装置，其中
在从所述第1存储单元阵列及所述第2存储单元阵列读出数据的动作时，所述第1存储单元阵列的所述第2导电体及所述第2存储单元阵列的所述第2导电体同时被选择。
5.根据权利要求3所述的半导体存储装置，其中
在从所述第1存储单元阵列及所述第2存储单元阵列读出数据的动作时，
所述第1存储单元阵列的所述第1导电体及所述第2存储单元阵列的所述第3导电体同时被选择，
所述第1存储单元阵列的所述第3导电体及所述第2存储单元阵列的所述第1导电体同时被选择。
6.根据权利要求1所述的半导体存储装置，还具备：
第3存储单元及第4存储单元，分别包含磁阻效应元件及选择器；
第4导电体，将所述第3存储单元的第2端与所述第4存储单元的第1端之间电连接；以及第5导电体，电连接于所述第4存储单元的第2端；且
所述第3导电体将所述第2存储单元的第2端与所述第3存储单元的第1端之间电连接，所述第1定电流源能够经由所述第3导电体与所述第3存储单元电连接，
所述第2定电流源能够经由所述第5导电体与所述第4存储单元电连接，
所述第1读出放大器基于从所述第1定电流源向所述第3存储单元流动的电流，从所述第3存储单元读出数据，
所述第2读出放大器基于从所述第4存储单元向所述第2定电流源流动的电流，从所述第4存储单元读出数据。
7.根据权利要求6所述的半导体存储装置，
还具备第1存储单元阵列及第2存储单元阵列，所述第1存储单元阵列及第2存储单元阵列分别包含所述第1存储单元、所述第2存储单元、所述第3存储单元、所述第4存储单元、所述第1导电体、所述第2导电体、所述第3导电体、所述第4导电体及所述第5导电体。
8.根据权利要求7所述的半导体存储装置，其中
所述第1读出放大器基于从所述第1定电流源向所述第1存储单元阵列的所述第1存储单元流动的电流、从所述第1定电流源向所述第1存储单元阵列的所述第3存储单元流动的电流、从所述第1定电流源向所述第2存储单元阵列的所述第1存储单元流动的电流、或从所述第1定电流源向所述第2存储单元阵列的所述第3存储单元流动的电流来读出数据，所述第2读出放大器基于从所述第1存储单元阵列的所述第2存储单元向所述第2定电流源流动的电流、从所述第1存储单元阵列的所述第4存储单元向所述第2定电流源流动的电流、从所述第2存储单元阵列的所述第2存储单元向所述第2定电流源流动的电流、或从所述第2存储单元阵列的所述第4存储单元向所述第2定电流源流动的电流来读出数据。
9.根据权利要求8所述的半导体存储装置，其中
在从所述第1存储单元阵列及所述第2存储单元阵列读出数据的动作时，
所述第1存储单元阵列的所述第2导电体及所述第2存储单元阵列的所述第2导电体同时被选择，
所述第1存储单元阵列的所述第4导电体及所述第2存储单元阵列的所述第4导电体同时被选择。
10.根据权利要求8所述的半导体存储装置，其中
在从所述第1存储单元阵列及所述第2存储单元阵列读出数据的动作时，
所述第1存储单元阵列的所述第2导电体及所述第2存储单元阵列的所述第4导电体同时被选择，
所述第1存储单元阵列的所述第4导电体及所述第2存储单元阵列的所述第2导电体同时被选择。
11.根据权利要求8所述的半导体存储装置，其中
在利用所述第1读出放大器从所述第1存储单元阵列读出数据，且利用所述第2读出放大器从所述第2存储单元阵列读出数据的动作时，所述第1存储单元阵列的所述第1导电体及所述第3导电体中的任一个、及所述第2存储单元阵列的所述第3导电体及所述第5导电体中的任一个同时被选择，
在利用所述第1读出放大器从所述第2存储单元阵列读出数据，利用所述第2读出放大器从所述第1存储单元阵列读出数据的动作时，所述第1存储单元阵列的所述第3导电体及所述第5导电体中的任一个、及所述第2存储单元阵列的所述第1导电体及所述第3导电体中的任一个同时被选择。
12.根据权利要求1所述的半导体存储装置，还具备：
第3存储单元及第4存储单元，分别包含电阻变化元件及选择器；
第4导电体，电连接于所述第3存储单元的第1端；
第5导电体，将所述第3存储单元的第2端与所述第4存储单元的第1端之间电连接；以及第6导电体，电连接于所述第4存储单元的第2端；且
所述第1定电流源能够经由所述第4导电体与所述第3存储单元电连接，
所述第2定电流源能够经由所述第6导电体与所述第4存储单元电连接，
所述第1读出放大器是基于从所述第1定电流源向所述第3存储单元流动的电流，从所述第3存储单元读出数据，
所述第2读出放大器是基于从所述第4存储单元向所述第2定电流源流动的电流，从所述第4存储单元读出数据。
13.根据权利要求12所述的半导体存储装置，
还具备第1存储单元阵列及第2存储单元阵列，所述第1存储单元阵列及第2存储单元阵列分别包含所述第1存储单元、所述第2存储单元、所述第3存储单元、所述第4存储单元、所述第1导电体、所述第2导电体、所述第3导电体、所述第4导电体、所述第5导电体及所述第6导电体。
14.根据权利要求13所述的半导体存储装置，其中
在从所述第1存储单元阵列及所述第2存储单元阵列读出数据的动作时，
所述第1存储单元阵列的所述第2导电体及所述第2存储单元阵列的所述第2导电体同时被选择，
所述第1存储单元阵列的所述第5导电体及所述第2存储单元阵列的所述第5导电体同时被选择。
15.根据权利要求13所述的半导体存储装置，其中
在从所述第1存储单元阵列及所述第2存储单元阵列读出数据的动作时，
所述第1存储单元阵列的所述第2导电体及所述第2存储单元阵列的所述第5导电体同时被选择，
所述第1存储单元阵列的所述第5导电体及所述第2存储单元阵列的所述第2导电体同时被选择。
16.根据权利要求13所述的半导体存储装置，其中
在利用所述第1读出放大器从所述第1存储单元阵列读出数据，且利用所述第2读出放大器从所述第2存储单元阵列读出数据的动作时，所述第1存储单元阵列的所述第1导电体及所述第4导电体中的任一个、及所述第2存储单元阵列的所述第3导电体及所述第6导电体中的任一个同时被选择，
在利用所述第1读出放大器从所述第2存储单元阵列读出数据，且利用所述第2读出放大器从所述第1存储单元阵列读出数据的动作时，所述第1存储单元阵列的所述第3导电体及所述第6导电体中的任一个、及所述第2存储单元阵列的所述第1导电体及所述第4导电体中的任一个同时被选择。
17.一种半导体存储装置，具备：
第1存储单元及第2存储单元，分别包含电阻变化元件及选择器；
第1导电体，电连接于所述第1存储单元的第1端；
第2导电体，将所述第1存储单元的第2端与所述第2存储单元的第1端之间电连接；
第3导电体，电连接于所述第2存储单元的第2端；
定电流源，能够经由所述第1导电体与所述第1存储单元电连接，且能够经由所述第3导电体与所述第2存储单元电连接；以及
读出放大器；且
所述读出放大器基于从所述定电流源经由所述第1导电体向所述第1存储单元流动的电流，从所述第1存储单元读出数据，且
基于从所述定电流源经由所述第3导电体向所述第2存储单元流动的电流，从所述第2存储单元读出数据。
18.根据权利要求17所述的半导体存储装置，其中
所述电阻变化元件包含第1强磁性体、第2强磁性体、及设置在所述第1强磁性体及所述第2强磁性体之间的非磁性体，
所述第1存储单元的所述电阻变化元件与所述第2存储单元的所述电阻变化元件是将所述第1强磁性体、所述非磁性体及所述第2强磁性体相互同向地层叠。
19.根据权利要求17所述的半导体存储装置，其中
所述电阻变化元件包含第1强磁性体、第2强磁性体、及设置在所述第1强磁性体及所述第2强磁性体之间的非磁性体，
所述第1存储单元的所述电阻变化元件与所述第2存储单元的所述电阻变化元件是将所述第1强磁性体、所述非磁性体及所述第2强磁性体相互反向地层叠。
20.一种半导体存储装置，具备：
第1存储单元及第2存储单元，分别包含电阻变化元件及选择器；
第1导电体，电连接于所述第1存储单元的第1端；
第2导电体，将所述第1存储单元的第2端与所述第2存储单元的第1端之间电连接；
第3导电体，电连接于所述第2存储单元的第2端；
定电流源，能够经由所述第1导电体与所述第1存储单元电连接，且能够经由所述第2导电体与所述第2存储单元电连接；以及
读出放大器；且
所述读出放大器基于从所述定电流源经由所述第1导电体向所述第1存储单元流动的电流，从所述第1存储单元读出数据，且
基于从所述定电流源经由所述第2导电体向所述第2存储单元流动的电流，从所述第2存储单元读出数据。
半导体存储装置
[0001] [相关申请]
技术领域
[0003] 本实施方式主要涉及一种半导体存储装置。
背景技术
[0006] 实施方式的半导体存储装置具备第1存储单元、第2存储单元、第1导电体、第2导电体、第3导电体、第1定电流源、第2定电流源、第1读出放大器及第2读出放大器。所述第1存储单元及所述第2存储单元各自包含电阻变化元件及选择器。所述第1导电体电连接于所述第1存储单元的第1端。所述第2导电体将所述第1存储单元的第2端与所述第2存储单元的第1端之间电连接。所述第3导电体电连接于所述第2存储单元的第2端。所述第1定电流源能够经由所述第1导电体与所述第1存储单元电连接。所述第2定电流源能够经由所述第3导电体与所述第2存储单元电连接。所述第1读出放大器是基于从所述第1定电流源向所述第1存储单元流动的电流，从所述第1存储单元读出数据。所述第2读出放大器是基于从所述第2存储单元向所述第2定电流源流动的电流，从所述第2存储单元读出数据。
附图说明
附图说明
[0008] 图2是用来说明第1实施方式的磁性存储装置的存储单元阵列的构成的电路图。
[0009] 图3是用来说明第1实施方式的磁性存储装置的存储单元阵列的构成的剖视图。
[0010] 图4是用来说明第1实施方式的磁性存储装置的存储单元阵列的布局的俯视图。
[0011] 图5是用来说明第1实施方式的磁性存储装置的磁阻效应元件的构成的剖视图。
[0012] 图6是用来说明第1实施方式的磁性存储装置的存储单元阵列的行方向的连接关系的电路图。
[0013] 图7是用来说明第1实施方式的磁性存储装置的存储单元阵列的列方向的连接关系的电路图。
[0014] 图8是用来说明第1实施方式的磁性存储装置的读出电路的构成的电路图。
[0015] 图9是用来说明第1实施方式的磁性存储装置的读出电路的构成的电路图。
[0016] 图10是用来说明第1实施方式的磁性存储装置中的存储单元的选择动作的示意图。
[0017] 图11是用来说明第1实施方式的磁性存储装置中的读出动作时的电流路径的示意图。
[0018] 图12是用来说明第1实施方式的磁性存储装置中的读出动作时的电流路径的示意图。
[0019] 图13是用来说明第1实施方式的磁性存储装置中的读出动作时的电流路径的示意图。
[0020] 图14是用来说明第1实施方式的磁性存储装置中的读出动作的时序图。
[0021] 图15是用来说明第1实施方式的磁性存储装置中的读出动作的时序图。
[0022] 图16是用来说明第1实施方式的磁性存储装置的读出方式的曲线图。
[0023] 图17是用来说明第2实施方式的磁性存储装置的构成的框图。
[0024] 图18是用来说明第2实施方式的磁性存储装置的存储单元阵列的行方向及列方向的连接关系的电路图。
[0025] 图19是用来说明第2实施方式的磁性存储装置中的读出动作时的电流路径的示意图。
[0026] 图20是用来说明第2实施方式的磁性存储装置中的读出动作时的电流路径的示意图。
[0027] 图21是用来说明第3实施方式的磁性存储装置的存储单元的构成的剖视图。
[0028] 图22是用来说明第3实施方式的磁性存储装置中的读出动作时的电流路径的示意图。
[0029] 图23是用来说明第4实施方式的磁性存储装置的存储单元阵列的行方向及列方向的连接关系的电路图。
[0030] 图24是用来说明第4实施方式的磁性存储装置中的读出动作时的电流路径的示意图。
[0031] 图25是用来说明第4实施方式的磁性存储装置中的读出动作时的电流路径的示意图。
[0032] 图26是用来说明第4实施方式的磁性存储装置中的读出动作时的电流路径的示意图。
[0033] 图27是用来说明第5实施方式的磁性存储装置的存储单元的构成的剖视图。
[0034] 图28是用来说明第5实施方式的磁性存储装置的存储单元阵列的行方向及列方向的连接关系的电路图。
[0035] 图29是用来说明第5实施方式的磁性存储装置中的读出动作时的电流路径的示意图。
[0036] 图30是用来说明第5实施方式的磁性存储装置中的读出动作时的电流路径的示意图。
[0037] 图31是用来说明第5实施方式的磁性存储装置中的读出动作时的电流路径的示意图。
[0038] 图32是用来说明第1变化例的磁性存储装置的存储单元阵列的构成的电路图。
[0039] 图33是用来说明第1变化例的磁性存储装置的存储单元的构成的剖视图。
[0040] 图34是用来说明第1变化例的磁性存储装置的存储单元阵列的行方向的连接关系的电路图。
[0041] 图35是用来说明第1变化例的磁性存储装置的存储单元阵列的列方向的连接关系的电路图。
[0042] 图36是用来说明第1变化例的磁性存储装置中的读出动作时的电流路径的示意图。
[0043] 图37是用来说明第1变化例的磁性存储装置中的读出动作时的电流路径的示意图。
[0044] 图38是用来说明第1变化例的磁性存储装置中的读出动作时的电流路径的示意图。
[0045] 图39是用来说明第1变化例的磁性存储装置中的读出动作时的电流路径的示意图。
[0046] 图40是用来说明第1变化例的磁性存储装置中的读出动作时的电流路径的示意图。
[0047] 图41是用来说明第1变化例的又一变化例的磁性存储装置中的读出动作时的电流路径的示意图。
[0048] 图42是用来说明第2变化例的磁性存储装置的存储单元阵列的构成的电路图。
[0049] 图43是用来说明第2变化例的磁性存储装置的存储单元的构成的剖视图。
[0050] 图44是用来说明第2变化例的磁性存储装置的存储单元阵列的行方向的连接关系的电路图。
具体实施方式
[0051] 以下，参照附图对实施方式进行说明。此外，在以下说明中，对具有相同功能及构成的构成要素标注共通的参照符号。另外，在区分具有共通的参照符号的多个构成要素的情况下，对该共通的参照符号标注下标来加以区分。此外，在无需特别区分多个构成要素的情况下，对该多个构成要素只标注共通的参照符号，不标注下标。
[0052] 此外，以下，作为实施方式的半导体存储装置的一例，对使用磁阻效应(MTJ：Magnetic Tunnel Junction，磁隧道结)元件作为电阻变化元件的垂直磁化方式的磁性存储装置(MRAM：Magnetoresistive Random Access Memory，磁阻式随机存储存储器)进行说明。
[0053] 1.第1实施方式
[0054] 对第1实施方式的磁性存储装置进行说明。
[0055] 1.1关于构成
[0056] 首先，对第1实施方式的磁性存储装置的构成进行说明。
[0057] 1.1.1关于磁性存储装置的构成
[0058] 图1是表示第1实施方式的磁性存储装置的构成的框图。如图1所示，磁性存储装置1具备：存储单元阵列10(10a及10b)、行选择电路11(11a及11b)、列选择电路12(12a及12b)、层选择电路13、解码电路14、写入电路15(15a及15b)、读出电路16、电压产生电路17、输入输出电路18以及控制电路19。
[0059] 存储单元阵列10a及10b分别具备与行(row)及列(column)建立对应的多个存储单元MCa及MCb。具体来说，处于同一行的存储单元MCa及MCb分别连接于同一字线WLa及WLb，处于同一列的存储单元MCa及MCb分别连接于同一位线BLa及BLb。
[0060] 另外，存储单元MCa及MCb与层(layer)进一步建立对应。也就是说，存储单元MCa包含存储单元MCau及存储单元MCad，存储单元MCb包含存储单元MCbu及存储单元MCbd。更具体来说，处于同一行的存储单元MCau及MCad分别连接于同一字线WLau及WLad，处于同一列的存储单元MCau及MCad共通连接于同一位线BLa。同样地，处于同一行的存储单元MCbu及MCbd分别连接于同一字线WLbu及WLbd，处于同一列的存储单元MCbu及MCbd分别共通连接于同一位线BLb。存储单元阵列10a及10b分别经由行选择电路11a及11b连接于写入电路15a及15b，并且共通连接于1个读出电路16。
[0061] 此外，图1的例子中，示出存储单元阵列10a及10b各设有1个的情况，但存储单元阵列10a及10b也可分别设置多个。在该情况下，关于1个存储单元阵列10a及1个10b的组，构成图1所示的连接关系。
[0062] 行选择电路11经由字线WL与存储单元阵列10连接。具体来说，行选择电路11a及11b分别经由字线WL与存储单元阵列10a及10b连接。对行选择电路11供给来自解码电路14的地址ADD的解码结果(行地址)。行选择电路11将与基于地址ADD的解码结果的行对应的字线WL设定为选择状态。以下，被设定为选择状态的字线WL称为选择字线WL。另外，除选择字线WL以外的字线WL称为非选择字线WL。
[0063] 列选择电路12经由位线BL与存储单元阵列10连接。具体来说，列选择电路12a及12b分别经由位线BL与存储单元阵列10a及10b连接。对列选择电路12供给来自解码电路14的地址ADD的解码结果(列地址)。列选择电路12将基于地址ADD的解码结果的列设定为选择状态。以下，被设定为选择状态的位线BL称为选择位线BL。另外，除选择位线BL以外的位线BL称为非选择位线BL。
[0064] 层选择电路13经由行选择电路11与存储单元阵列10连接。具体来说，层选择电路13经由行选择电路11a及11b分别与存储单元阵列10a及10b连接。对层选择电路13供给来自解码电路14的地址ADD的解码结果(层地址)。层选择电路13将基于地址ADD的解码结果的存储单元阵列10设定为选择状态。
[0065] 解码电路14将来自输入输出电路18的地址ADD进行解码。解码电路14将地址ADD的解码结果供给至行选择电路11、列选择电路12及层选择电路13。地址ADD包含被选择的列地址、行地址及层地址。
[0067] 读出电路16从存储单元MC读出数据。具体来说，读出电路16构成为也能从存储单元阵列10a及10b内的任一存储单元MC读出数据DAT。读出电路16例如包含定电流源及读出放大器等未图示的电路。关于读出电路16的详细情况将在下文进行叙述。
[0068] 电压产生电路17是使用从磁性存储装置1的外部(未图示)提供的电源电压，产生用于存储单元阵列10的各种动作的电压。例如，电压产生电路17产生写入动作时所需的各种电压，且输出到写入电路15。另外，例如，电压产生电路17产生读出动作时所需的各种电压，且输出到读出电路16。
[0069] 输入输出电路18将来自磁性存储装置1的外部的地址ADD传输到解码电路14。输入输出电路18将来自磁性存储装置1的外部的指令CMD传输到控制电路19。输入输出电路18在磁性存储装置1的外部与控制电路19之间收发各种控制信号CNT。输入输出电路18将来自磁性存储装置1的外部的数据DAT传输到写入电路15，且将从读出电路16传输来的数据DAT输出到磁性存储装置1的外部。
[0070] 控制电路19是基于控制信号CNT及指令CMD来控制磁性存储装置1内的行选择电路11、列选择电路12、层选择电路13、解码电路14、写入电路15、读出电路16、电压产生电路17及输入输出电路18的动作。
[0071] 1.1.2关于存储单元阵列的构成
[0072] 接下来，使用图2对第1实施方式的磁性存储装置的存储单元阵列的构成进行说明。图2是表示第1实施方式的磁性存储装置的存储单元阵列的构成的电路图。在图2中，对与存储单元阵列10a及10b共通的构成进行说明，所以省略对符号的下标“a”及“b”来表示。
[0073] 如图2所示，存储单元MC在存储单元阵列10内呈矩阵状配置，且和多条位线BL(BL<0>、BL<1>、…BL)中的1条与多条字线WLu(WLu<0>、WLu<1>、…WLu)及WLd(WLd<0>、WLd<1>、…WLd)中的1条的组建立对应(M及N为任意的整数)。也就是说，存储单元MCu(0≦i≦M，0≦j≦N)将字线WLu与位线BL之间连接，存储单元MCd将字线WLd与位线BL之间连接。
[0074] 存储单元MCu包含串联连接的选择器SELu及磁阻效应元件MTJu。存储单元MCd包含串联连接的选择器SELd及磁阻效应元件MTJd。
[0075] 选择器SEL具有作为开关的功能，该开关是在向对应的磁阻效应元件MTJ进行数据写入及读出时，控制对磁阻效应元件MTJ的电流供给。更具体来说，例如，某存储单元MC内的选择器SEL在施加给该存储单元MC的电压低于阈值Vth的情况下，作为电阻值较大的绝缘体将电流阻断(成为断开状态)，在高于阈值Vth的情况下，作为电阻值较小的导电体使电流流通(成为接通状态)。也就是说，选择器SEL具有如下功能：能够不依赖于流过的电流的方向，而根据施加给存储单元MC的电压的大小，在使电流流通或阻断之间进行切换。
[0076] 选择器SEL例如也可为两端子间开关元件。在施加到两端子间的电压为阈值以下的情况下，该开关元件为“高电阻”状态、例如电性非导通状态。在施加到两端子间的电压为阈值以上的情况下，开关元件改变为“低电阻”状态、例如电导通状态。开关元件也可为不管电压为哪种极性均具有该功能。
[0077] 磁阻效应元件MTJ能够利用被选择器SEL控制供给的电流，将电阻值切换为低电阻状态及高电阻状态。磁阻效应元件MTJ作为存储元件发挥功能，该存储元件能够根据该电阻状态的变化来写入数据，且能够将所写入的数据非易失地保存并读出。
[0078] 接下来，使用图3对存储单元阵列10的截面结构进行说明。图3示出第1实施方式的磁性存储装置的存储单元阵列的沿着字线的截面结构的一例。
[0079] 如图3所示，磁性存储装置1设置在半导体基板20上。在以下说明中，将与半导体基板20的表面平行的面设为XY平面，将与XY平面垂直的方向设为Z方向。另外，将沿着字线WL的方向设为X方向，且将沿着位线BL的方向设为Y方向。
[0080] 在半导体基板20上，例如设有作为字线WLd发挥功能的导电体21。导电体21例如沿着X方向延伸。在导电体21上，多个作为磁阻效应元件MTJd发挥功能的元件22例如沿着X方向设置。在多个元件22各自的上部，设有作为选择器SELd发挥功能的元件23。在多个元件23各自的上部，设有作为位线BL发挥功能的导电体24。沿着X方向设置的多个导电体24分别例如沿着Y方向延伸。
[0081] 在多个导电体24各自的上部，设有作为磁阻效应元件MTJu发挥功能的元件25。在多个元件25各自的上部，设有作为选择器SELu发挥功能的元件26。在多个元件26各自的上部，共通地设有作为字线WLu发挥功能的1根导电体27。导电体27例如沿着X方向延伸。
[0082] 通过以如上方式构成，存储单元阵列10成为2条字线WLd及WLu的组对应于1根位线BL的结构。而且，存储单元阵列10具有在字线WLd与位线BL之间设有存储单元MCd，且在位线BL与字线WLu之间设有存储单元MCu的层叠型交叉点结构。在图3所示的层叠型交叉点结构中，存储单元MCd与下层建立对应，存储单元MCu与上层建立对应。也就是说，共通连接于1条位线BL的2个存储单元MC中的设置在位线BL的上层的存储单元MC对应于标注着下标“u”的存储单元MCu，设置在下层的存储单元MC对应于标注着下标“d”的存储单元MCd。
[0083] 接下来，使用图4对存储单元阵列10的布局进行说明。图4示意性地表示第1实施方式的磁性存储装置的存储单元阵列及其周边电路的布局。在图4的例子中，示出行选择电路11及列选择电路12分别相对于存储单元阵列10沿着X方向及Y方向设置的情况作为一例。
[0084] 如图4所示，在存储单元阵列10内，在字线WL与位线BL交叉的区域配置着存储单元MC。具体来说，例如，在字线WLu<0>及WLd<0>与位线BL<0>交叉的区域，配置着存储单元MCu<0、0>及MCd<0、0>。另外，例如，在字线WLu及WLd与位线BL交叉的区域，配置着存储单元MCu及MCd。
[0085] 此处，从行选择电路11经由存储单元MCu<0、0>或MCd<0、0>到达列选择电路12的路径Pn与从行选择电路11经由存储单元MCu或MCd到达列选择电路12的路径Pf相比，字线WL及位线BL的路径长变短。也就是说，从行选择电路11经由存储单元阵列10到达列选择电路12的路径的路径长会根据存储单元MC的配置位置而不同。
[0086] 1.1.3关于磁阻效应元件的构成
[0087] 接下来，使用图5对第1实施方式的磁性存储装置的磁阻效应元件的构成进行说明。图5是将第1实施方式的磁性存储装置的磁阻效应元件沿着XZ平面切开所得的剖视图的一例。
[0088] 如图5所示，元件22及25包含作为参考层RL(Reference layer)发挥功能的强磁性体31、作为隧道势垒层TB(Tunnel barrier layer)发挥功能的非磁性体32及作为存储层SL(Storage layer)发挥功能的强磁性体33。强磁性体31、非磁性体32及强磁性体33构成磁隧道接合。
[0089] 元件22例如从字线WLd侧向位线BL侧(在Z轴方向上)按照强磁性体31、非磁性体32及强磁性体33的顺序，层叠多层膜。元件25例如从位线BL侧朝向字线WLu侧(在Z轴方向上)按照强磁性体31、非磁性体32及强磁性体33的顺醋，层叠多层膜。元件22及25作为强磁性体31及33的磁化方向分别朝向与膜面垂直的方向的垂直磁化型MTJ元件发挥功能。
[0090] 强磁性体31具有强磁性，且在与膜面垂直的方向上具有易磁化轴方向。强磁性体31具有向位线BL侧及字线WL侧的任一方向的磁化方向。强磁性体31例如包含钴铁硼(CoFeB)或硼化铁(FeB)。强磁性体31的磁化方向被固定，在图5的例子中，朝向强磁性体33的方向。此外，所谓“磁化方向被固定”意指磁化方向不会因能够使强磁性体33的磁化方向反转的大小的电流(旋转转矩)而发生变化。
[0092] 强磁性体33具有强磁性，且在与膜面垂直的方向上具有易磁化轴方向。强磁性体33具有向位线BL侧及字线WL侧的任一方向的磁化方向。强磁性体33例如包含钴铁硼(CoFeB)或硼化铁(FeB)。
[0093] 在第1实施方式中，采用旋转注入写入方式，该旋转注入写入方式是在这种磁阻效应元件MTJ中直接流通写入电流，利用该写入电流对存储层SL注入旋转转矩，来控制存储层SL的磁化方向。磁阻效应元件MTJ能够根据存储层SL及参考层RL的磁化方向的相对关系是平行还是反平行，来获得低电阻状态及高电阻状态的任一个。
[0094] 当在磁阻效应元件MTJ中朝图5中箭头A1的方向、也就是从存储层SL朝向参考层RL的方向流通某一大小的写入电流时，存储层SL及参考层RL的磁化方向的相对关系成为平行。在该平行状态的情况下，磁阻效应元件MTJ的电阻值变小，磁阻效应元件MTJ被设定为低电阻状态。该低电阻状态被称为“P(并联(Parallel))状态”，且例如被规定为数据“0”的状态。
[0095] 另外，当在磁阻效应元件MTJ中朝图5中箭头A2的方向、也就是从参考层RL向存储层SL的方向流通比写入数据“0”时的写入电流大的写入电流时，存储层SL及参考层RL的磁化方向的相对关系成为反平行。在该反平行状态的情况下，磁阻效应元件MTJ的电阻值变大，磁阻效应元件MTJ被设定为高电阻状态。该高电阻状态被称为“AP(Anti-Parallel，反平行)状态”，且例如被规定为数据“1”的状态。
[0096] 此外，在以下说明中，虽然按照所述数据的规定方法进行说明，但数据“1”及数据“0”的规定方式并不限定于所述例子。例如，也可将P状态规定为数据“1”，且将AP状态规定为数据“0”。
[0097] 1.1.4关于连接于存储单元阵列的行方向的电路构成
[0098] 接下来，使用图6对连接于以如上方式构成的第1实施方式的存储单元阵列10的行方向的电路构成进行说明。在图6中，示出存储单元阵列10a及10b各自的行方向的电路构成的一例。在图6中，对存储单元阵列10a的构成标注下标“a”，且对存储单元阵列10b的构成标注下标“b”来将两者区分。另外，在图6中，对与字线WLu对应的构成标注下标“u”，且对与字线WLd对应的构成标注下标“d”来区分两者。此外，图6中所示的字线WLu及WLd是设为与同一位线BL对应的字线进行说明。
[0099] 如图6所示，字线WLau及WLad将存储单元阵列10a与行选择电路11a之间连接。行选择电路11a包含行选择晶体管T_rau及T_rad。行选择晶体管T_rau包含连接于字线WLau的第1端、连接于节点Na的第2端及被供给信号Rau的栅极。行选择晶体管T_rad包含连接于字线WLad的第1端、连接于节点Na的第2端及被供给信号Rad的栅极。
[0100] 同样地，字线WLbu及WLbd将存储单元阵列10b与行选择电路11b之间连接。行选择电路11b包含行选择晶体管T_rbu及T_rbd。行选择晶体管T_rbu包含连接于字线WLbu的第1端、连接于节点Nb的第2端及被供给信号Rbu的栅极。行选择晶体管T_rbd包含连接于字线WLbd的第1端、连接于节点Nb的第2端及被供给信号Rbd的栅极。
[0101] 层选择电路13包含层选择晶体管T_a11、T_a12、T_b11及T_b12。层选择晶体管T_a11包含连接于节点Na的第1端、连接于节点N0u的第2端及被供给信号L1的栅极。层选择晶体管T_a12包含连接于节点Na的第1端、连接于节点N0d的第2端及被供给信号L2的栅极。层选择晶体管T_b11包含连接于节点Nb的第1端、连接于节点N0d的第2端及被供给信号L1的栅极。层选择晶体管T_b12包含连接于节点Nb的第1端、连接于节点N0u的第2端及被供给信号L2的栅极。
[0102] 写入电路15a包含晶体管T_wa及写入驱动器WDa。晶体管T_wa包含连接于节点Na的第1端、连接于写入驱动器WDa的第2端及被供给信号Wa的栅极。写入驱动器WDa具有对存储单元阵列10a内的存储单元MCa供给写入电流的功能。
[0103] 同样地，写入电路15b包含晶体管T_wb及写入驱动器WDb。晶体管T_wb包含连接于节点Nb的第1端、连接于写入驱动器WDb的第2端及被供给信号Wb的栅极。写入驱动器WDb具有对存储单元阵列10b内的存储单元MCb供给写入电流的功能。
[0104] 读出电路16包含读出放大器SAu及SAd、以及定电流源Iu及Id。读出放大器SAu及定电流源Iu连接于节点N0u。读出放大器SAd及定电流源Id连接于节点N0d。读出放大器SAu具有从存储单元阵列10a及10b内的存储单元MCa及MCb中的与字线WLu对应的存储单元MCu(MCau及MCbu)读出数据的功能。读出放大器SAd具有从存储单元阵列10a及10b内的存储单元MCa及MCb中的与字线WLd对应的存储单元MCd(MCad及MCbd)读出数据的功能。定电流源Iu具有将从存储单元阵列10a及10b流向节点N0u的电流值保持为特定值的功能。定电流源Id具有将从节点N0d向存储单元阵列10a及10b流动的电流值保持为特定值的功能。
[0105] 此外，字线WLau、WLad、WLbu及WLbd在因行选择晶体管T_rau、T_rad、T_rbu及T_rbd成为接通状态而未连接于节点N0u及N0d的(非选择的)情况下，能够经由未图示的晶体管被供给适当的电压。
[0106] 1.1.5关于连接于存储单元阵列的列方向的电路构成
[0107] 接下来，使用图7对连接于以如上方式构成的第1实施方式的存储单元阵列10的列方向的电路构成进行说明。在图7中，示出存储单元阵列10a及10b各自的列方向的电路构成的一例。在图7中，对存储单元阵列10a的构成标注下标“a”，对存储单元阵列10b的构成标注下标“b”来将两者区分。
[0108] 如图7所示，多条位线BLa(BLa<0>、BLa<1>、…、BLa)将存储单元阵列10a与列选择电路12a之间连接。列选择电路12a包含多个列选择晶体管T_ca(T_ca<0>、T_ca<1>、…、T_ca)。多个列选择晶体管T_ca<0>、T_ca<1>、…、T_ca分别包含连接于位线BLa<0>、BLa<1>、…、BLa的第1端、连接于全局位线GBLa的第2端及被供给信号C(C<0>、C<1>、…、C)的栅极。
[0109] 全局位线GBLa共通连接于晶体管T_disa的第1端及晶体管T_ena的第1端。晶体管T_disa包含被供给电压VSS的第2端及被供给信号DISa的栅极。电压VSS为接地电压，例如为0V。晶体管T_ena包含连接于定电压源Va的第2端及被供给信号ENa的栅极。此外，全局位线GBLa由于能被与全局位线GBLb不同的电压充电，所以不与存储单元阵列10b及未图示的其它存储单元阵列10b为共用，但也可与未图示的其它存储单元阵列10a为共用。
[0110] 定电压源Va具有将全局位线GBLa的电压保持为特定值的功能。具体来说，定电压源Va能够供给比电压VSS大的电压，例如能对存储单元MCa供给比选择器SEL的阈值电压Vth大的电压。
[0111] 同样地，多条位线BLb(BLb<0>、BLb<1>、…、BLb)将存储单元阵列10b与列选择电路12b之间连接。列选择电路12b包含多个列选择晶体管T_cb(T_cb<0>、T_cb<1>、…、T_cb)。多个列选择晶体管T_cb<0>、T_cb<1>、…、T_cb分别包含连接于位线BLb<0>、BLb<1>、…、BLb的第1端、连接于全局位线GBLb的第2端及被供给信号C(C<0>、C<1>、…、C)的栅极。
[0112] 也就是说，列选择晶体管T_ca及T_cb能基于同一行地址输入同一信号C，伴随于此，能同时被选择。
[0113] 全局位线GBLb共通连接于晶体管T_disb的第1端及晶体管T_enb的第1端。晶体管T_disb包含被供给电压VSS的第2端及被供给信号DISb的栅极。晶体管T_enb包含连接于定电压源Vb的第2端及被供给信号ENb的栅极。此外，全局位线GBLb由于能够被与全局位线GBLa不同的电压充电，所以无法与存储单元阵列10a及未图示的其它存储单元阵列10a为共用，但也可与未图示的其它存储单元阵列10b为共用。
[0114] 定电压源Vb具有将全局位线GBLb的电压保持为特定值的功能。具体来说，定电压源Vb能够供给比电压VSS大的电压，例如能对存储单元MCb供给比选择器SEL的阈值电压Vth大的电压。
[0115] 此外，位线BLa及BLb在因列选择晶体管T_ca及T_cb成为接通状态而未连接于全局位线GBLa及GBLb的(非选择的)情况下，能经由未图示的晶体管被供给适当的电压。
[0116] 1.1.6关于读出电路的构成
[0117] 接下来，使用图8及图9对第1实施方式的磁性存储装置的读出电路的构成进行说明。
[0118] 图8及图9是用来说明第1实施方式的磁性存储装置的读出电路的构成的电路图。在图8中，示出读出放大器SAd及定电流源Id的电路构成，在图9中，示出读出放大器SAu及定电流源Iu的电路构成。
[0119] 首先，参照图8对读出放大器SAd及定电流源Id的电路构成进行说明。如图8所示，定电流源Id包含晶体管T1d及T2d。读出放大器SAd包含晶体管Tr3d、Tr4d、Tr5d、Tr6d、Tr7d、Tr8d、Tr9d、Tr10d、Tr11d、Tr12d及Tr13d。晶体管Tr1d～Tr7d及Tr9d例如具有p型的极性，Tr8d及Tr10d～Tr13d例如具有n型的极性。
[0120] 晶体管Tr1d包含连接于节点N0d的第1端、连接于晶体管Tr2d的第1端的第2端及被供给信号VLOADP的栅极。晶体管Tr2d包含被供给电压VDD的第2端及被供给作为信号REN的反转信号的信号RENB的栅极。此外，电压VDD是比电压VSS大的电源电压，例如为能在节点N0d流过特定大小的电流的大小的电压。
[0121] 晶体管Tr3d包含连接于晶体管Tr4d的第1端的第1端、连接于晶体管Tr7d的第1端的第2端及连接于节点N0d的栅极。晶体管T4d包含被供给电压VDD的第2端及被供给作为信号LAT的反转信号的信号LATB的栅极。晶体管Tr5d包含连接于晶体管Tr6d的第1端的第1端、连接于晶体管Tr9d的第1端的第2端及被供给信号VREFSAP的栅极。信号VREFSAP是成为用来判定存储单元MC中所存储的数据是“1”还是“0”的基准的信号，且例如从未图示的参照电路被供给固定电压Vrefp。信号VREFSAP例如可使用未图示的参照单元产生，也可通过自我参照方式使用读出对象的存储单元MC产生。晶体管Tr6d包含被供给电压VDD的第2端及被供给信号LATB的栅极。
[0122] 晶体管Tr7d包含连接于节点SOB的第2端及连接于节点SO的栅极。晶体管Tr8d包含连接于节点SOB的第1端、连接于节点N1d的第2端及连接于节点SO的栅极。晶体管Tr9d包含连接于节点SO的第2端及连接于节点SOB的栅极。晶体管Tr10d包含连接于节点SO的第1端、连接于节点N1d的第2端及连接于节点SOB的栅极。
[0123] 晶体管Tr11d包含连接于节点SOB的第1端、被供给电压VSS的第2端及被供给作为信号SEN的反转信号的信号SENB的栅极。晶体管Tr12d包含连接于节点SO的第1端、被供给电压VSS的第2端及被供给信号SENB的栅极。晶体管Tr13d包含连接于节点N1d的第1端、被供给电压VSS的第2端及被供给信号LAT的栅极。
[0124] 通过以如上方式构成，读出放大器SAd能够基于从定电流源Id经由节点N0d流动到存储单元MC的固定电流，读出节点N0d的电压。
[0125] 接下来，参照图9对读出放大器SAu及定电流源Iu的电路构成进行说明。如图9所示，定电流源Iu包含晶体管T1u及T2u。读出放大器SAu包含晶体管Tr3u、Tr4u、Tr5u、Tr6u、Tr7u、Tr8u、Tr9u、Tr10u、Tr11u、Tr12u及Tr13u。晶体管Tr1u～Tr7u及Tr9u例如具有n型的极性，Tr8u及Tr10u～Tr13u例如具有p型的极性。
[0126] 晶体管Tr1u包含连接于节点N0u的第1端、连接于晶体管Tr2u的第1端的第2端及被供给信号VLOADN的栅极。晶体管Tr2u包含被供给电压VSS的第2端及被供给信号REN的栅极。
[0127] 晶体管Tr3u包含连接于晶体管Tr4u的第1端的第1端、连接于晶体管Tr7u的第1端的第2端、及连接于节点N0u的栅极。晶体管T4u包含被供给电压VSS的第2端及被供给信号LAT的栅极。晶体管Tr5u包含连接于晶体管Tr6u的第1端的第1端、连接于晶体管Tr9d的第1端的第2端及被供给信号VREFSAN的栅极。与信号VREFSAP相同，信号VREFSAN是成为用以判定存储单元MC中所存储的数据是“1”还是“0”的基准的信号，且例如从未图示的参照电路被供给固定电压Vrefn。信号VREFSAN例如可使用未图示的参照单元产生，也可通过自我参照方式使用读出对象的存储单元MC产生。晶体管Tr6u包含被供给电压VSS的第2端及被供给信号LAT的栅极。
[0128] 晶体管Tr7u包含连接于节点SO的第2端及连接于节点SOB的栅极。晶体管Tr8u包含连接于节点SO的第1端、连接于节点N1u的第2端及连接于节点SOB的栅极。晶体管Tr9u包含连接于节点SOB的第2端及连接于节点SO的栅极。晶体管Tr10u包含连接于节点SOB的第1端、连接于节点N1u的第2端及连接于节点SO的栅极。
[0129] 晶体管Tr11u包含连接于节点SO的第1端、被供给电压VDD的第2端及被供给信号SEN的栅极。晶体管Tr12u包含连接于节点SOB的第1端、被供给电压VDD的第2端及被供给信号SEN的栅极。晶体管Tr13u包含连接于节点N1u的第1端、被供给电压VDD的第2端及被供给信号LATB的栅极。
[0130] 通过以如上方式构成，读出放大器SAu能够基于从存储单元MC经由节点N0u流动到定电流源Id的固定电流，读出节点N0u的电压。
[0131] 1.2关于动作
[0132] 接下来，对第1实施方式的磁性存储装置的动作进行说明。此外，在以下说明中，将写入对象或读出对象的存储单元MC、也就是与选择字线WL及选择位线BL的组建立对应的存储单元MC称为选择存储单元MC(或选择状态的存储单元MC)。
[0133] 1.2.1关于存储单元的选择动作的概要
[0134] 首先，使用图10对第1实施方式的磁性存储装置中的存储单元的选择动作的概要进行说明。图10是用来说明第1实施方式的磁性存储装置的存储单元的选择动作的概要的示意图。在图10中，示出在位线BL<0>及BL<1>与字线WLu<0>、WLd<0>、WLu<1>及WLd<1>之间连接的8个存储单元MC。
[0135] 如图10所示，行选择电路11及列选择电路12是以对选择字线WL及选择位线BL之间施加电压Vsel的方式进行控制。电压Vsel是比选择器SEL成为接通状态的阈值Vth大的电压。在图10的例子中，作为一例，示出对选择字线WLd<0>供给电压Vsel，且对选择位线BL<1>供给电压VSS的情况。在选择状态下，例如对选择存储单元MC供给选择器SEL的阈值Vth以上的电压。由此，选择存储单元MC内的选择器SEL成为接通状态，能够在选择存储单元MC内的磁阻效应元件MTJ中流通写入电流或读出电流。此外，在想要使流通的电流的方向反转的情况下，行选择电路11及列选择电路12只要以对选择位线BL供给电压Vsel，且对选择字线WL供给电压VSS的方式被控制便可。
[0136] 另外，行选择电路11及列选择电路12是以对非选择字线WL及非选择位线BL供给电压Vsel/2的方式进行控制。电压Vsel/2是小于选择器SEL成为接通状态的阈值Vth的电压。在图10的例子中，作为一例，示出对字线WLu<0>、WLu<1>及WLd<1>、以及位线BL<0>供给电压Vsel/2的情况。设置在选择位线BL与非选择字线WL之间及选择字线WL与非选择位线BL之间的存储单元MC称为半选择存储单元MC(或半选择状态的存储单元MC)。在半选择状态下，对半选择存储单元MC供给小于选择器SEL的阈值Vth的电压。由此，半选择存储单元MC内的选择器SEL成为断开状态，能够抑制在半选择存储单元MC内的磁阻效应元件MTJ中流通写入电流或读出电流。
[0137] 另外，设置在非选择位线BL与非选择字线WL之间的存储单元MC称为非选择存储单元MC(或非选择状态的存储单元MC)。在非选择状态下，与半选择存储单元MC同样地，对非选择存储单元MC供给小于选择器SEL的阈值Vth的电压。由此，非选择存储单元MC内的选择器SEL成为断开状态，能够抑制在非选择存储单元MC内的磁阻效应元件MTJ中流通写入电流或读出电流。
[0138] 1.2.2关于读出动作时的电流路径
[0139] 接下来，使用图11～图13对第1实施方式的磁性存储装置中的读出动作时的电流路径进行说明。
[0140] 图11及图12是表示第1实施方式的磁性存储装置中的读出动作时的电流路径的概要的示意图。在图11中，利用箭头示意性地表示使用读出放大器SAu从存储单元阵列10b读出数据的同时，使用读出放大器SAd从存储单元阵列10a读出数据时的电流路径。在图12中，利用箭头示意性地表示使用读出放大器SAu从存储单元阵列10a读出数据的同时，使用读出放大器SAd从存储单元阵列10b读出数据时的电流路径。
[0141] 首先，使用图11对使用读出放大器SAu从存储单元阵列10b读出数据的同时，使用读出放大器SAd从存储单元阵列10a读出数据时的电流路径进行说明。
[0142] 如图11所示，层选择电路13例如对信号L1输入“L(低)”电平，使层选择晶体管T_a11及T_b11成为断开状态。另外，层选择电路13例如对信号L2输入“H(高)”电平，使层选择晶体管T_a12及T_b12成为接通状态。
[0143] 行选择电路11a及11b分别选择字线WLad及WLbu。也就是说，行选择电路11a分别对信号Rau及Rad输入“L”电平及“H”电平，使行选择晶体管T_rau及T_rad分别成为断开状态及接通状态。行选择电路11b分别对信号Rbu及Rbd输入“H”电平及“L”电平，使行选择晶体管T_rbu及T_rbd分别成为接通状态及断开状态。
[0144] 由此，字线WLad被从定电流源Id流出的固定大小的电流充电，字线WLbu被朝定电流源Iu流动的固定大小的电流充电。
[0145] 另外，列选择电路12a及12b同时选择位线BLa及BLb。也就是说，列选择电路12a及12b是利用基于同一行地址的“H”电平的信号C，使列选择晶体管T_ca及T_cb为接通状态，且将位线BLa及BLb分别连接于全局位线GBLa及GBLb。全局位线GBLa经由晶体管T_disa与电压VSS连接，全局位线GBLb经由晶体管T_enb与定电压源Vb连接。
[0146] 由此，全局位线GBLa及位线BLa被电压VSS充电，全局位线GBLb及位线BLb被定电压源Vb充电。
[0147] 根据以上，对于存储单元MCad，从字线WLad向全局位线GBLa流通读出电流。读出放大器SAd能够基于从定电流源Id流出的固定大小的电流，从选择存储单元MCad读出数据。
[0148] 同样地，对于存储单元MCbu，从全局位线GBLb向字线WLbu流通读出电流。读出放大器SAu能够基于流动到定电流源Iu的固定大小的电流，从选择存储单元MCbu读出数据。
[0149] 根据以上，使用读出放大器SAu从存储单元阵列10b读出数据的同时，使用读出放大器SAd从存储单元阵列10a读出数据时的动作结束。
[0150] 接下来，使用图12来说明使用读出放大器SAu从存储单元阵列10a读出数据的同时，使用读出放大器SAd从存储单元阵列10b读出数据时的电流路径。
[0151] 如图12所示，层选择电路13例如对信号L1输入“H”电平，使层选择晶体管T_a11及T_b11成为接通状态。另外，层选择电路13例如对信号L2输入“L”电平，使层选择晶体管T_a12及T_b12成为断开状态。
[0152] 行选择电路11a及11b分别选择字线WLau及WLbd。也就是说，行选择电路11a对信号Rau及Rad分别输入“H”电平及“L”电平，使行选择晶体管T_rau及T_rad分别成为接通状态及断开状态。行选择电路11b对信号Rbu及Rbd分别输入“L”电平及“H”电平，使行选择晶体管T_rbu及T_rbd分别成为断开状态及接通状态。
[0153] 由此，字线WLbd被从定电流源Id流出的固定大小的电流充电，字线WLau被朝定电流源Iu流动的固定大小的电流充电。
[0154] 另外，列选择电路12a及12b同时选择位线BLa及BLb。也就是说，列选择电路12a及12b利用基于同一行地址的“H”电平的信号C，使列选择晶体管T_ca及T_cb为接通状态，且将位线BLa及BLb分别连接于全局位线GBLa及GBLb。全局位线GBLa经由晶体管T_ena与定电压源Va连接，全局位线GBLb经由晶体管T_disb与电压VSS连接。
[0155] 由此，全局位线GBLa及位线BLa被定电压源Va充电，全局位线GBLb及位线BLb被电压VSS充电。
[0156] 根据以上，对于存储单元MCbd，从字线WLbd向全局位线GBLb流通读出电流。读出放大器SAd能够基于从定电流源Id流出的固定大小的电流，从选择存储单元MCbd读出数据。
[0157] 同样地，对于存储单元MCau，从全局位线GBLa向字线WLau流通读出电流。读出放大器SAu能够基于流动到定电流源Iu的固定大小的电流，从选择存储单元MCau读出数据。
[0158] 根据以上，使用读出放大器SAu从存储单元阵列10a读出数据的同时使用读出放大器SAd从存储单元阵列10b读出数据时的动作结束。
[0159] 接下来，使用图13对存储单元MC内的电流路径进行说明。
[0160] 图13是表示第1实施方式的磁性存储装置中的读出动作时的存储单元内的电流路径的示意图。在图13中，在包含存储单元MCu及MCd的XZ平面切开所得的剖视图内利用箭头示意性地表示从存储单元MCu及MCd读出数据时的电流路径。此外，图13由于与存储单元阵列10a及10b共通，所以省略下标“a”及“b”来表示。
[0161] 如图13所示，在从存储单元MCu读出数据的情况下，读出电流从位线BL朝向字线WLu流动，也就是说，在磁阻效应元件MTJu内从参考层RL向存储层SL流动。因此，流动到存储单元MCu的读出电流的方向在写入动作中成为写入数据“1”的方向。
[0162] 同样地，在从存储单元MCd读出数据的情况下，读出电流从字线WLd向位线BL流动，也就是说，在磁阻效应元件MTJd内从参考层RL向存储层SL流动。因此，流动到存储单元MCd的读出电流的方向成为在写入动作中写入数据“1”的方向。
[0163] 1.2.3关于读出放大器的读出动作
[0164] 接下来，使用图14及图15对第1实施方式的磁性存储装置中的读出放大器的读出动作进行说明。
[0165] 图14及图15是用来说明第1实施方式的磁性存储装置的读出放大器的读出动作的时序图。在图14中，示出图8中所说明的读出放大器SAd的读出动作。在图15中，示出图9中所说明的读出放大器SAu的读出动作。
[0166] 首先，使用图14对读出放大器SAd的读出动作进行说明。
[0167] 如图14所示，在时刻t10，读出放大器SAd使信号RENB从“H”电平成为“L”电平。由此，晶体管T2d成为接通状态，特定大小的电流从定电流源Id经由节点N0d流动到选择存储单元MC。伴随于此，节点N0d的电压相应于选择存储单元MC中所存储的数据，从电压VSS上升。更具体来说，节点N0d的电压在选择存储单元MC中所存储的数据为“1”的情况下，大于信号VREFSAP的电压Vrefp。另一方面，节点N0d的电压在选择存储单元MC中所存储的数据为“0”的情况下，小于信号VREFSAP的电压Vrefp。
[0168] 在经过假定节点N0d的电压与电压Vrefp的大小关系拉开差距为能够利用读出放大器SAd侦测出的程度的时间之后，在时刻t20，读出放大器SAd使信号SENB从“H”电平成为“L”电平。由此，晶体管T11d及T12d成为断开状态，节点SO及SOB从电压VSS被电切断。
[0169] 在时刻t30，读出放大器SAd使节点LATB从“H”电平成为“L”电平(使节点LAT从“L”电平成为“H”电平)。由此，晶体管T4d、T6d及T13d成为接通状态。因此，能形成经由晶体管T4d、T3d、T7d及T8d流动到节点N1d的电流路径及经由晶体管T6d、T5d、T9d及T10d流动到节点N1d的电流路径。
[0170] 在节点N0d的电压大于电压Vrefp的情况下，经由晶体管Tr5d的电流路径比经由晶体管Tr3d的电流路径流过更多电流。因此，节点SO的电压大于节点SOB的电压，最终，节点SO被锁存为“H”电平，节点SOB被锁存为“L”电平。
[0171] 另一方面，在节点N0d的电压小于电压Vrefp的情况下，经由晶体管Tr3d的电流路径比经由晶体管Tr5d的电流路径流过更多电流。因此，节点SOB的电压大于节点SO的电压，最终，节点SO被锁存为“L”电平，节点SOB被锁存为“H”电平。
[0172] 读出放大器SAd基于来自节点SO的输出电平，判定选择存储单元MC的数据。具体来说，读出放大器SAd在节点SO为“H”电平的情况下，判定从存储单元MC读出的数据为“1”，在节点SO为“L”电平的情况下，判定从存储单元MC读出的数据为“0”。
[0173] 以上，读出放大器SAd中的读出动作结束。
[0174] 接下来，使用图15对读出放大器SAu中的读出动作进行说明。
[0175] 如图15所示，在时刻t40，读出放大器SAu使信号REN从“L”电平成为“H”电平。由此，晶体管T2u成为接通状态，特定大小的电流从选择存储单元MC经由节点N0d流动到定电流源Iu。伴随于此，节点N0u的电压相应于选择存储单元MC中所存储的数据，从电压VDD下降。更具体来说，节点N0u的电压在选择存储单元MC中所存储的数据为“1”的情况下，小于信号VREFSAN的电压Vrefn。另一方面，节点N0u的电压在选择存储单元MC中所存储的数据为“0”的情况下，大于信号VREFSAN的电压Vrefn。
[0176] 在经过假定节点N0u的电压与电压Vrefn的大小关系拉开差距为能够利用读出放大器SAu侦测出的程度的时间之后，在时刻t50，读出放大器SAu使信号SEN从“L”电平成为“H”电平。由此，晶体管T11u及T12u成为断开状态，节点SO及SOB从电压VDD被电切断。
[0177] 在时刻t60，读出放大器SAu使节点LAT从“L”电平成为“H”电平(使节点LATB从“H”电平成为“L”电平)。由此，晶体管T4u、T6u及T13u成为接通状态。因此，能形成从节点N1u流过晶体管T8u、T7u、T3u及T4u的电流路径及从节点N1u流过晶体管T10u、T9u、T5u及T6u的电流路径。
[0178] 在节点N0u的电压大于电压Vrefn的情况下，经由晶体管Tr3u的电流路径比经由晶体管Tr5u的电流路径流过更多电流。因此，节点SOB的电压大于节点SO的电压，最终，节点SO被锁存为“L”电平，节点SOB被锁存为“H”电平。
[0179] 另一方面，在节点N0u的电压小于电压Vrefn的情况下，经由晶体管Tr5u的电流路径比经由晶体管Tr3u的电流路径流过更多电流。因此，节点SO的电压大于节点SOB的电压，最终，节点SO被锁存为“H”电平，节点SOB被锁存为“L”电平。
[0180] 读出放大器SAu基于来自节点SO的输出电平，判定选择存储单元MC的数据。具体来说，读出放大器SAu在节点SO为“H”电平的情况下，判定从存储单元MC读出的数据为“1”，在节点SO为“L”电平的情况下，判定从存储单元MC读出的数据为“0”。
[0181] 以上，读出放大器SAu中的读出动作结束。
[0182] 1.3关于本实施方式的效果
[0183] 根据第1实施方式，能够确保读出的稳定性且抑制电路面积的增加。关于本效果，以下将进行说明。
[0184] 存储单元MC是利用不包含选择栅极的选择器SEL，控制流向磁阻效应元件MTJ的电流。由此，能够省略用来对选择栅极供给电压的导电体，且能够利用位线BL及字线WL这2根导电体来选择存储单元MC。因此，能够构成交叉点结构的MRAM，且能够以4F2的集成密度集成。
[0185] 另外，存储单元阵列10的2个存储单元MCu及MCd共用1条位线BL。因此，能够使交叉点结构在层叠方向上高效率地集成。
[0186] 另外，读出电路16包含读出放大器SAu及SAd、以及定电流源Iu及Id。定电流源Iu及Id能够分别经由字线WLu及WLd与存储单元MCu及MCd电连接。读出放大器SAu基于从存储单元MCu经由字线WLu流动到定电流源Iu的电流，读出存储单元MCu中所存储的数据。读出放大器SAd基于从定电流源Id经由字线WLd流动到存储单元MCd的电流，读出存储单元MCd中所存储的数据。由此，读出放大器SAu及SAd能够基于固定值的电流进行数据读出。因此，能够在读出时抑制误写入(read disturb)或误读出的产生。
[0187] 图16是用来说明第1实施方式的磁性存储装置的读出方式的曲线图。在图16中，分别示出配置在图4所示的路径长不同的路径Pn及Pf的存储单元MC的电流-电压特性(I-V特性)。
[0188] 如图16所示，路径Pf与路径Pn相比，路径长较长，所以因字线WL及位线BL的路径长所产生的寄生电阻较大。由此，即使假设存储单元MC本身的I-V特性同等，也会因寄生电阻不同而导致在被施加同一电压V的情况下流动到存储单元MC的电流的大小不同。此外，磁阻效应元件MTJ的电阻值及电阻变化比较小，所以寄生电阻对存储单元MC的电流量变化带来的影响明显较大。
[0189] 因此，例如当在读出动作时对所有存储单元MC施加了电压Vn的情况下，能够针对路径Pn上的存储单元MC(相当于图16的点P3)流通适当的电流Ic，但针对路径Pf上的存储单元MC(相当于图16的点P2)只流通明显比电流Ic小的电流。因此，有可能导致从路径Pf上的存储单元MC读出数据所需的信号量不足，而产生误读出。另外，例如，当在读出动作时对所有存储单元MC施加电压Vf的情况下，能够针对路径Pf上的存储单元MC(相当于图16的点4)流通适当的电流Ic，但针对路径Pn上的存储单元MC(相当于图16的点P1)只流通明显比电流Ic大的电流。因此，有可能在从路径Pn上的存储单元MC读出数据时流通大小相当于写入电流的电流，而产生误写入。
[0190] 根据第1实施方式，如上所述，读出放大器SAu及SAd能够不依赖于路径长的长短(不管是图16的点P3的情况，还是点P4的情况)，基于固定值的电流Ic进行数据读出。因此，能够在读出时抑制误写入(read disturb)或误读出的产生。
[0191] 另外，在数据读出时，在存储单元MCu及MCd中的任一个流通被写入数据“1”的方向的读出电流。因此，能够抑制在读出时产生误写入。
[0192] 如果进行补充，则磁阻效应元件MTJ的特性是根据电流流动的方向而变化。具体来说，在对磁阻效应元件MTJ写入数据“1”时，需要比写入数据“0”时更大的写入电流。换句话说，磁阻效应元件MTJ也可以说写入数据“1”的方向与写入数据“0”的方向相比，难以对写入电流写入数据。也就是说，在磁阻效应元件MTJ中流通读出电流的情况下，被写入数据“1”的方向的方与被写入数据“0”的方向相比，即使流通更大的读出电流，也不易产生误写入。根据第1实施方式，如上所述，不管是存储单元MCu还是存储单元MCd，读出电流的方向都会成为被写入数据“1”的方向。因此，能够在读出时流通更大电流，进而，能够缩短读出所需的时间。
[0193] 另外，定电流源Iu经由字线WLau及WLbu分别连接于存储单元MCau及MCbu，定电流源Id经由字线WLad及WLbd分别连接于存储单元MCad及MCbd。另外，全局位线GBLa构成为被定电压源Va施加固定电压，全局位线GBLb构成为被定电压源Vb施加固定电压。由此，定电流源Iu及Id只要以在读出动作时对字线WL流通固定电流的方式被充电便可，例如与以对寄生电容更大的全局位线GBL流通固定电流的方式进行充电的情况相比，能够缩短充电所需的时间。因此，能够缩短读出放大器SA进行读出所需的时间。
[0194] 另外，读出放大器SAu能够经由晶体管T_a11与存储单元阵列10a内的存储单元MCau电连接，并且也能够经由晶体管T_b12与存储单元阵列10b内的存储单元MCbu电连接。读出放大器SAd能够经由晶体管T_a12与存储单元阵列10a内的存储单元MCad电连接，并且也能够经由晶体管T_b11与存储单元阵列10b内的存储单元MCbd电连接。由此，能够从存储单元MCau及MCbd同时读出数据。同样地，能够从存储单元MCbu及MCad同时读出数据。
[0195] 具体来说，例如在从存储单元MCau及MCbd读出数据时，使晶体管T_a11及T_b11同时成为接通状态，并且使晶体管T_a12及T_b12同时成为断开状态。由此，读出放大器SAu能够从存储单元MCau读出数据，读出放大器SAd能够从存储单元MCbd读出数据。另外，例如在从存储单元MCad及MCbu读出数据时，使晶体管T_a11及T_b11同时成为断开状态，并且使晶体管T_a12及T_b12同时成为接通状态。由此，读出放大器SAu能够从存储单元MCbu读出数据，读出放大器SAd能够从存储单元MCad读出数据。
[0196] 由此，能够在存储单元阵列10a及10b间共用读出放大器SAu及SAd。因此，能够抑制电路面积增加。
[0197] 2.第2实施方式
[0198] 接下来，对第2实施方式的磁性存储装置进行说明。在第1实施方式中，对存储单元阵列10a的字线WLau与存储单元阵列10b的字线WLbu共用读出放大器SAu，存储单元阵列10a的字线WLad与存储单元阵列10b的字线WLbd共用读出放大器SAd的情况进行了说明。第2实施方式与第1实施方式的不同点在于：在存储单元阵列10a及10b间不共用读出放大器，1个存储单元阵列10a内的字线WLau与字线WLad共用读出放大器。以下，主要对与第1实施方式不同的方面进行说明。
[0199] 2.1关于磁性存储装置的构成
[0200] 图17是用来说明第2实施方式的磁性存储装置的构成的框图。图17与第1实施方式中所说明的图1对应。
[0201] 如图17所示，第2实施方式的磁性存储装置1与第1实施方式的磁性存储装置1的不同点在于：不具备层选择电路13，而具备与存储单元阵列10a及10b分别对应的读出电路16a及16b。
[0202] 读出电路16a从存储单元MCau及MCad读出数据，读出电路16b从存储单元MCbu及MCbd读出数据。
[0203] 也就是说，行选择电路11、列选择电路12、写入电路15及读出电路16对应于1个存储单元阵列10各设置1个。存储单元阵列10a、行选择电路11a、列选择电路12a、写入电路15a及读出电路16a的组与存储单元阵列10b、行选择电路11b、列选择电路12b、写入电路15b及读出电路16b的组具有相同构成。因此，在以下说明中，在不对符号标注下标“a”及“b”进行区分的情况下，对各构成进行说明。
[0204] 2.2关于连接于存储单元阵列的行方向及列方向的电路构成
[0205] 接下来，使用图18对连接于以如上方式构成的第2实施方式的存储单元阵列10的行方向及列方向的电路构成进行说明。图18对应于第1实施方式中所说明的图6及图7，示出存储单元阵列10的行方向及列方向的电路构成的一例。在图18中，对与字线WLu对应的构成标注下标“u”，且对与字线WLd对应的构成标注下标“d”来将两者区分。此外，图18所示的字线WLu及WLd是设为对应于同一位线BL的字线进行说明。
[0206] 如图18所示，字线WLu及WLd分别将存储单元MCu的第1端及存储单元MCd的第1端与行选择电路11之间连接。行选择电路11包含行选择晶体管T_ru及T_rd。行选择晶体管T_ru包含连接于字线WLu的第1端、连接于节点N0的第2端及被供给信号Ru的栅极。行选择晶体管T_rd包含连接于字线WLd的第1端、连接于节点N0的第2端及被供给信号Rd的栅极。
[0207] 写入电路15包含晶体管T_w及写入驱动器WD。晶体管T_w包含连接于节点N0的第1端、连接于写入驱动器WD的第2端及被供给信号W的栅极。写入驱动器WD具有对存储单元阵列10内的存储单元MC供给写入电流的功能。
[0208] 读出电路16包含读出放大器SA及定电流源I。读出放大器SA及定电流源I分别具有例如与图8中所说明的读出放大器SAd及Id同等的构成。读出放大器SA及定电流源I连接于节点N0。读出放大器SA具有从存储单元阵列10内的存储单元MCu及MCd中的任一个读出数据的功能。定电流源I具有将从节点N0向存储单元阵列10流动的电流值保持为特定值的功能。
[0209] 位线BL将存储单元MCu的第2端及存储单元MCd的第2端与列选择电路12之间连接。列选择电路12包含列选择晶体管T_c。列选择晶体管T_c包含连接于位线BL的第1端、连接于全局位线GBL的第2端及被供给信号C的栅极。
[0210] 全局位线GBL进一步连接于晶体管T_dis的第1端。晶体管T_dis包含被供给电压VSS的第2端及被供给信号DIS的栅极。此外，全局位线GBL也可与未图示的其它存储单元阵列10为共用。
[0211] 2.3关于读出动作时的电流路径
[0212] 接下来，使用图19及图20对第2实施方式的磁性存储装置中的读出动作时的电流路径进行说明。
[0213] 图19及图20是表示第2实施方式的磁性存储装置中的读出动作时的电流路径的示意图。在图19中，利用箭头示意性地表示使用读出放大器SA从存储单元MCd读出数据时的电流路径。在图20中，利用箭头示意性地表示使用读出放大器SA从存储单元MCu读出数据时的电流路径。
[0214] 首先，使用图19对从存储单元MCd读出数据时的电流路径进行说明。
[0215] 如图19所示，行选择电路11选择字线WLd。也就是说，行选择电路11对信号Ru及Rd分别输入“L”电平及“H”电平，使行选择晶体管T_ru及T_rd分别成为断开状态及接通状态。
[0216] 由此，字线WLd被从定电流源I流出的固定大小的电流充电。
[0217] 另外，列选择电路12选择位线BL。也就是说，列选择电路12对信号C输入“H”电平，使列选择晶体管T_c成为接通状态。另外，对信号DIS供给“H”电平，晶体管T_dis成为接通状态。
[0218] 由此，全局位线GBL及位线BL被电压VSS充电。
[0219] 根据以上，对于存储单元MCd，从字线WLd向全局位线GBL流通读出电流。读出放大器SA能够基于从定电流源I流出的固定大小的电流，从选择存储单元MCd读出数据。
[0220] 接下来，使用图20对使用读出放大器SA从存储单元MCu读出数据时的电流路径进行说明。
[0221] 如图20所示，行选择电路11选择字线WLu。也就是说，行选择电路11对信号Ru及Rd分别输入“H”电平及“L”电平，使行选择晶体管T_ru及T_rd分别成为接通状态及断开状态。
[0222] 由此，字线WLu被从定电流源I流出的固定大小的电流充电。
[0223] 另外，列选择电路12选择位线BL。也就是说，列选择电路12对信号C输入“H”电平，使列选择晶体管T_c为接通状态，将位线BL连接于全局位线GBL。对全局位线GBL经由晶体管T_dis施加电压VSS。
[0224] 由此，全局位线GBL及位线BL被电压VSS充电。
[0225] 根据以上，对于存储单元MCu，读出电流从字线WLu向全局位线GBL流通。读出放大器SA能够基于从定电流源I流出的固定大小的电流，从选择存储单元MCu读出数据。
[0226] 2.4关于本实施方式的效果
[0227] 根据第2实施方式，读出放大器SA及定电流源I经由节点N0连接于字线WLu及WLd这两者。另外，全局位线GBL构成为由电压VSS施加固定电压。因此，读出放大器SA能够读出从定电流源I流动到字线WLu或WLd的电流。因此，读出放大器SA能够从存储单元MCu及MCd中的任一个基于固定值的电流进行数据读出。由此，与第1实施方式同样地，能够抑制读出时的误写入或误读出的产生。
[0228] 另外，如上所述，读出放大器SA为同一存储单元阵列10内的存储单元MCu及MCd所共用。因此，无需像第1实施方式那样在不同的存储单元阵列10a及10b间共用读出放大器SA，就能够与第1实施方式相同程度抑制电路面积的增加。
[0229] 另外，无需利用固定电流将全局位线GBL进行充电，所以能够与第1实施方式同样地，缩短读出所需的时间。
[0230] 3.第3实施方式
[0231] 接下来，对第3实施方式的磁性存储装置进行说明。第3实施方式是对与第2实施方式相同的构成，变更磁阻效应元件MTJ的层叠方向而成的。以下，主要对与第2实施方式不同的方面进行说明。
[0232] 3.1关于磁阻效应元件的构成
[0233] 使用图21对第3实施方式的磁阻效应元件的构成进行说明。
[0234] 图21是用来说明第3实施方式的磁性存储装置的存储单元的构成的剖视图。图21是对应于图3及图5，将第3实施方式的磁性存储装置的存储单元沿着XZ平面切开所得的剖视图的一例。在图21中，示出共用位线BL的2个存储单元MCu及MCd的剖视图。
[0235] 如图21所示，作为磁阻效应元件MTJd发挥功能的元件22包含作为参考层RL发挥功能的强磁性体31d、作为隧道势垒层发挥功能的非磁性体32d及作为存储层SL发挥功能的强磁性体33d。元件22例如从字线WLd侧朝向位线BL侧(在Z轴方向上)按照强磁性体31d、非磁性体32d及强磁性体33d的顺序层叠多层膜。也就是说，元件22例如为参考层RL设置在比存储层SL更靠半导体基板20侧的无顶部型磁阻效应元件MTJ。
[0236] 另一方面，作为磁阻效应元件MTJu发挥功能的元件25包含作为存储层SL发挥功能的强磁性体31u、作为隧道势垒层发挥功能的非磁性体32u及作为参考层RL发挥功能的强磁性体33u。元件25例如从位线BL朝向字线WLu侧(在Z轴方向上)按照强磁性体31u、非磁性体32u及强磁性体33u的顺序层叠多层膜。也就是说，元件25例如为存储层SL设置在比参考层RL更靠半导体基板20侧的无底部型磁阻效应元件MTJ。
[0237] 3.2关于读出动作时的存储单元内的电流路径
[0238] 接下来，使用图22对第3实施方式的磁性存储装置中的读出动作时的存储单元内的电流路径进行说明。
[0239] 图22是表示第3实施方式的磁性存储装置中的读出动作时的存储单元内的电流路径的示意图。在图22中，于在包含存储单元MCu及MCd的XZ平面切开所得的剖视图内利用箭头示意性地表示从存储单元MCu及MCd读出数据时的电流路径。
[0240] 如图22所示，在从存储单元MCu读出数据的情况下，读出电流从字线WLu向位线BL流动，也就是说，在磁阻效应元件MTJu内从参考层RL向存储层SL流动。因此，流动到存储单元MCu的读出电流的方向成为在写入动作中写入数据“1”的方向。
[0241] 同样地，在从存储单元MCd读出数据的情况下，读出电流从字线WLd向位线BL流动，也就是说，在磁阻效应元件MTJd内从参考层RL向存储层SL流动。因此，流动到存储单元MCd的读出电流的方向成为在写入动作中写入数据“1”的方向。
[0242] 3.2本实施方式的效果
[0243] 根据第3实施方式，磁阻效应元件MTJu及MTJd构成为存储层SL与参考层RL的层叠顺序相反。由此，关于存储单元MCu及MCd，写入数据“1”的电流方向均成为从字线WL侧流动到位线BL侧的方向。另一方面，第3实施方式中的读出电流的方向与第2实施方式的图19及图20中所说明的读出电流的方向相同。因此，在从存储单元MCu及MCd中的任一个读出数据的情况下，读出电流的方向成为从字线WL(WLu及WLd)朝向位线BL的方向、也就是写入数据“1”的电流的方向。因此，与第1实施方式同样地，与读出电流的方向成为写入数据“0”的电流的方向的情况相比，能够流通更大的读出电流，进而，能够缩短读出所需的时间。
[0244] 另外，读出放大器SA及定电流源I经由节点N0连接于字线WLu及WLd这两者。另外，全局位线GBL构成为由电压VSS施加固定电压。因此，读出放大器SA能够读出从定电流源I流动到字线WLu或WLd的电流。因此，读出放大器SA能够从存储单元MCu及MCd中的任一个基于固定值的电流进行数据读出。由此，能够抑制读出时的误写入或误读出的产生。
[0245] 另外，如上所述，读出放大器SA为同一存储单元阵列10内的存储单元MCu及MCd所共用。因此，无需像第1实施方式那样在不同的存储单元阵列10a及10b间共用读出放大器SA，就能够与第1实施方式相同程度地抑制电路面积的增加。
[0246] 另外，无需利用固定电流将全局位线GBL进行充电，所以能够与第1实施方式同样地，缩短读出所需的时间。
[0247] 4.第4实施方式
[0248] 接下来，对第4实施方式的磁性存储装置进行说明。在第1实施方式至第3实施方式中，说明了与数据的读出目的地为存储单元MCu的情况及为存储单元MCd的情况无关，均基于流动到被固定大小的电流充电的字线WL的电流来读出数据的情况。在第4实施方式中，与第1实施方式至第3实施方式的不同点在于：根据数据的读出目的地为存储单元MCu的情况及为存储单元MCd的情况，基于流动到字线WL侧与全局位线GBL侧的任一侧的电流来切换是否读出数据。以下，主要对与第2实施方式不同的方面进行说明。
[0249] 4.1关于连接于存储单元阵列的行方向及列方向的电路构成
[0250] 使用图23对连接于第4实施方式的存储单元阵列10的行方向及列方向的电路构成进行说明。图23对应于第2实施方式中所说明的图18，示出存储单元阵列10中的行方向及列方向的电路构成的一例。
[0251] 如图23所示，字线WLu及WLd分别将存储单元MCu的第1端及存储单元MCd的第1端与行选择电路11之间连接。行选择电路11包含行选择晶体管T_ru及T_rd。行选择晶体管T_ru包含连接于字线WLu的第1端、被供给电压VSS的第2端及被供给信号Ru的栅极。行选择晶体管T_rd包含连接于字线WLd的第1端、连接于节点N0的第2端及被供给信号Rd的栅极。
[0252] 写入电路15包含晶体管T_w及写入驱动器WD。晶体管T_w包含连接于节点N0的第1端、连接于写入驱动器WD的第2端及被供给信号W的栅极。写入驱动器WD具有对存储单元阵列10内的存储单元MC供给写入电流的功能。
[0253] 读出电路16包含读出放大器SA及定电流源I。读出放大器SA及定电流源I分别具有例如与图8中所说明的读出放大器SAd及Id同等的构成。读出放大器SA及定电流源I连接于节点N0。读出放大器SA具有从存储单元阵列10内的存储单元MCu及MCd中的任一个读出数据的功能。定电流源I具有将从节点N0向存储单元阵列10流动的电流值保持为特定值的功能。
[0254] 位线BL将存储单元MCu的第2端及存储单元MCd的第2端与列选择电路12之间连接。列选择电路12包含列选择晶体管T_c。列选择晶体管T_c包含连接于位线BL的第1端、连接于全局位线GBL的第2端及被供给信号C的栅极。
[0255] 全局位线GBL进一步连接于晶体管T_dis的第1端及晶体管T_s1的第1端。晶体管T_dis包含被供给电压VSS的第2端及被供给信号DIS的栅极。晶体管T_s1包含连接于节点N0的第2端及被供给信号S1的栅极。此外，全局位线GBL也可与未图示的其它存储单元阵列10为共用。
[0256] 4.2关于读出动作时的电流路径
[0257] 接下来，使用图24及图25对第4实施方式的磁性存储装置中的读出动作时的电流路径进行说明。
[0258] 图24及图25是表示第4实施方式的磁性存储装置中的读出动作时的电流路径的示意图。在图24中，利用箭头示意性地表示使用读出放大器SA从存储单元MCd读出数据时的电流路径。在图25中，利用箭头示意性地表示使用读出放大器SA从存储单元MCu读出数据时的电流路径。
[0259] 首先，使用图24对从存储单元MCd读出数据时的电流路径进行说明。
[0260] 如图24所示，行选择电路11选择字线WLd。也就是说，行选择电路11对信号Ru及Rd分别输入“L”电平及“H”电平，使行选择晶体管T_ru及T_rd分别成为断开状态及接通状态。
[0261] 由此，字线WLd被从定电流源I流出的固定大小的电流充电。
[0262] 另外，列选择电路12选择位线BL。也就是说，列选择电路12对信号C输入“H”电平，使列选择晶体管T_c成为接通状态。对信号DIS及S1分别供给“H”电平及“L”电平，使晶体管T_dis及T_s1分别成为接通状态及断开状态。
[0263] 由此，全局位线GBL及位线BL被电压VSS充电。
[0264] 根据以上，对于存储单元MCd，读出电流从字线WLd向全局位线GBL流通。读出放大器SA能够基于从定电流源I流出的固定大小的电流，从选择存储单元MCd读出数据。
[0265] 接下来，使用图25说明使用读出放大器SA从存储单元MCu读出数据时的电流路径。
[0266] 如图25所示，行选择电路11选择字线WLu。也就是说，行选择电路11对信号Ru及Rd分别输入“H”电平及“L”电平，使行选择晶体管T_ru及T_rd分别成为接通状态及断开状态。
[0267] 由此，字线WLu被电压VSS充电。
[0268] 另外，列选择电路12选择位线BL。也就是说，列选择电路12对信号C输入“H”电平，使列选择晶体管T_c成为接通状态。对信号DIS及S1分别供给“L”电平及“H”电平，使晶体管T_dis及T_s1分别成为断开状态及接通状态。
[0269] 由此，全局位线GBL及位线BL被从定电流源I流出的固定大小的电流充电。
[0270] 根据以上，对于存储单元MCu，从全局位线GBL向字线WLu流通读出电流。读出放大器SA能够基于从定电流源I流出的固定大小的电流，从选择存储单元MCu读出数据。
[0271] 接下来，使用图26对第4实施方式的磁性存储装置中的读出动作时的存储单元内的电流路径进行说明。
[0272] 图26是表示第4实施方式的磁性存储装置中的读出动作时的存储单元内的电流路径的示意图。在图26中，于在包含存储单元MCu及MCd的XZ平面切开所得的剖视图内利用箭头示意性地表示从存储单元MCu及MCd读出数据时的电流路径。
[0273] 如图26所示，在从存储单元MCu读出数据的情况下，读出电流从位线BL向字线WLu流动，也就是说，在磁阻效应元件MTJu内从参考层RL向存储层SL流动。因此，流动到存储单元MCu的读出电流的方向成为在写入动作中写入数据“1”的方向。
[0274] 同样地，在从存储单元MCd读出数据的情况下，读出电流从字线WLd向位线BL流动，也就是说，在磁阻效应元件MTJd内从参考层RL向存储层SL流动。因此，流动到存储单元MCd的读出电流的方向成为在写入动作中写入数据“1”的方向。
[0275] 4.3本实施方式的效果
[0276] 根据第4实施方式，与第2实施方式同样地，磁阻效应元件MTJu及MTJd构成为存储层SL与参考层RL的层叠顺序相同。由此，对存储单元MCd写入数据“1”的电流的方向成为从字线WLd流动到位线BL的方向，与此相对，对存储单元MCu写入数据“1”的电流的方向成为从字线WLu流动到位线BL侧的方向。另外，读出放大器SA在从存储单元MCd读出数据的情况下，基于从字线WL经由存储单元MCd流动到全局位线GBL的电流来读出数据。另外，读出放大器SA在从存储单元MCu读出数据的情况下，基于从全局位线GBL经由存储单元MCu流动到字线WLu的电流来读出数据。因此，在从存储单元MCu及MCd中的任一个读出数据的情况下，读出电流的方向均成为写入数据“1”的电流的方向。因此，与第1实施方式同样地，与读出电流的方向成为写入数据“0”的电流的方向的情况相比，能够流通更大的读出电流，进而，能够缩短读出所需的时间。
[0277] 另外，读出放大器SA及定电流源I经由节点N0连接于字线WLd及全局位线GBL这两者。另外，字线Wu构成为由电压VSS施加固定电压。因此，读出放大器SA能够读出从定电流源I流动到字线WLu或WLd的电流。因此，读出放大器SA能够从存储单元MCu及MCd中的任一个基于固定值的电流进行数据读出。由此，能够抑制读出时的误写入或误读出的产生。
[0278] 另外，如上所述，读出放大器SA为同一存储单元阵列10内的存储单元MCu及MCd所共用。因此，无需像第1实施方式那样在不同的存储单元阵列10a及10b间共用读出放大器SA，就能够与第1实施方式相同程度地抑制电路面积的增加。
[0279] 5.第5实施方式
[0280] 接下来，对第5实施方式的磁性存储装置进行说明。在第1实施方式至第4实施方式中，说明了存储单元MCu及MCd共用1条位线BL的情况。在第5实施方式中，与第1实施方式至第4实施方式的不同点在于：对存储单元MCu及MCd分别分配1条位线BLu及BLd。以下，主要对与第2实施方式不同的方面进行说明。
[0281] 5.1关于存储单元的构成
[0282] 使用图27对第5实施方式的磁性存储装置的存储单元的构成进行说明。图27表示第5实施方式的磁性存储装置的存储单元阵列的一部分的截面结构的一例。图27示出与1个存储单元MCu及MCd的组对应的部分。
[0283] 如图27所示，在半导体基板20上，例如设有作为字线WLd发挥功能的导电体21_1。导电体21_1例如沿着X方向延伸。在导电体21_1的上部，设有作为磁阻效应元件MTJd发挥功能的元件22_1。在元件22_1的上部，设有作为选择器SELd发挥功能的元件23_1。在元件23_1的上部，设有作为位线BLd发挥功能的导电体24_1。导电体24_1例如沿着Y方向设置。在导电体24_1的上部，设有绝缘体28。绝缘体28将存储单元MCu及MCd之间电切断。
[0284] 在绝缘体28的上部，设有作为字线WLu发挥功能的导电体21_2。导电体21_2例如沿着X方向延伸。在导电体21_2的上部，设有作为磁阻效应元件MTJu发挥功能的元件22_2。在元件22_2的上部，设有作为选择器SELu发挥功能的元件23_2。在元件23_2的上部，设有作为位线BLu发挥功能的导电体24_2。导电体24_2例如沿着Y方向延伸。
[0285] 通过以如上方式构成，对于存储单元阵列10，在1条位线BLd与1条字线WLd之间，设有1个存储单元MCd，在1条位线BLu与1条字线WLu之间，设有1个存储单元MCu。通过将这种存储单元MCd及MCu在Z方向上层叠，来构成层叠型交叉点结构。
[0286] 5.2关于连接于存储单元阵列的行方向及列方向的电路构成
[0287] 使用图28对连接于第5实施方式的存储单元阵列10的行方向及列方向的电路构成进行说明。图28对应于第2实施方式中所说明的图18，示出存储单元阵列10中的行方向及列方向的电路构成的一例。
[0288] 如图28所示，字线WLu及WLd分别将存储单元MCu的第1端及存储单元MCd的第1端与行选择电路11之间连接。行选择电路11包含行选择晶体管T_ru及T_rd。行选择晶体管T_ru包含连接于字线WLu的第1端、连接于节点N0的第2端及被供给信号Ru的栅极。行选择晶体管T_rd包含连接于字线WLd的第1端、连接于节点N0的第2端及被供给信号Rd的栅极。
[0289] 写入电路15包含晶体管T_w及写入驱动器WD。晶体管T_w包含连接于节点N0的第1端、连接于写入驱动器WD的第2端及被供给信号W的栅极。写入驱动器WD具有对存储单元阵列10内的存储单元MC供给写入电流的功能。
[0290] 读出电路16包含读出放大器SA及定电流源I。读出放大器SA及定电流源I分别具有例如与图8中所说明的读出放大器SAd及Id同等的构成。读出放大器SA及定电流源I连接于节点N0。读出放大器SA具有从存储单元阵列10内的存储单元MCu及MCd中的任一个读出数据的功能。定电流源I具有将从节点N0向存储单元阵列10流动的电流值保持为特定值的功能。
[0291] 位线BLu及BLd分别将存储单元MCu的第2端及存储单元MCd的第2端与列选择电路12之间连接。列选择电路12包含列选择晶体管T_cu及T_cd。列选择晶体管T_cu包含连接于位线BLu的第1端、连接于全局位线GBL的第2端及被供给信号Cu的栅极。列选择晶体管T_cd包含连接于位线BLd的第1端、连接于全局位线GBL的第2端及被供给信号Cd的栅极。
[0292] 全局位线GBL进一步连接于晶体管T_dis的第1端。晶体管T_dis包含被供给电压VSS的第2端及被供给信号DIS的栅极。此外，全局位线GBL也可与未图示的其它存储单元阵列10为共用。
[0293] 5.3关于读出动作时的电流路径
[0294] 接下来，使用图29及图30对第5实施方式的磁性存储装置中的读出动作时的电流路径进行说明。
[0295] 图29及图30是表示第5实施方式的磁性存储装置中的读出动作时的电流路径的示意图。在图29中，利用箭头示意性地表示使用读出放大器SA从存储单元MCd读出数据时的电流路径。在图30中，利用箭头示意性地表示使用读出放大器SA从存储单元MCu读出数据时的电流路径。
[0296] 首先，使用图29对从存储单元MCd读出数据时的电流路径进行说明。
[0297] 如图29所示，行选择电路11选择字线WLd。也就是说，行选择电路11对信号Ru及Rd分别输入“L”电平及“H”电平，使行选择晶体管T_ru及T_rd分别成为断开状态及接通状态。
[0298] 由此，字线WLd被从定电流源I流出的固定大小的电流充电。
[0299] 另外，列选择电路12选择位线BLd。也就是说，列选择电路12对信号Cu及Cd分别输入“L”电平及“H”电平，使列选择晶体管T_cu及T_cd分别成为断开状态及接通状态。对信号DIS供给“H”电平，使晶体管T_dis成为接通状态。
[0300] 由此，全局位线GBL及位线BLd被电压VSS充电。
[0301] 根据以上，对于存储单元MCd，从字线WLd经由位线BLd向全局位线GBL流通读出电流。读出放大器SA能够基于从定电流源I流出的固定大小的电流，从选择存储单元MCd读出数据。
[0302] 接下来，使用图30对使用读出放大器SA从存储单元MCu读出数据时的电流路径进行说明。
[0303] 如图30所示，行选择电路11选择字线WLu。也就是说，行选择电路11对信号Ru及Rd分别输入“H”电平及“L”电平，使行选择晶体管T_ru及T_rd分别成为接通状态及断开状态。
[0304] 由此，字线WLu被从定电流源I流出的固定大小的电流充电。
[0305] 另外，列选择电路12选择位线BLu。也就是说，列选择电路12对信号Cu及Cd分别输入“H”电平及“L”电平，使列选择晶体管T_cu及T_cd分别成为接通状态及断开状态。对信号DIS供给“H”电平，使晶体管T_dis成为接通状态。
[0306] 由此，全局位线GBL及位线BLu被电压VSS充电。
[0307] 根据以上，对于存储单元MCu，从字线WLu经由位线BLu向全局位线GBL流通读出电流。读出放大器SA能够基于从定电流源I流出的固定大小的电流，从选择存储单元MCu读出数据。
[0308] 接下来，使用图31对第5实施方式的磁性存储装置中的读出动作时的存储单元内的电流路径进行说明。
[0309] 图31是表示第5实施方式的磁性存储装置中的读出动作时的存储单元内的电流路径的示意图。在图31中，于在包含存储单元MCu及MCd的XZ平面切开所得的剖视图内利用箭头示意性地表示从存储单元MCu及MCd读出数据时的电流路径。
[0310] 如图31所示，在从存储单元MCu读出数据的情况下，读出电流从字线WLu向位线BLu流动，也就是说，在磁阻效应元件MTJu内从参考层RL向存储层SL流动。因此，流动到存储单元MCu的读出电流的方向成为在写入动作中写入数据“1”的方向。
[0311] 同样地，在从存储单元MCd读出数据的情况下，读出电流从字线WLd向位线BLd流动，也就是说，在磁阻效应元件MTJd内从参考层RL向存储层SL流动。因此，流动到存储单元MCd的读出电流的方向成为在写入动作中写入数据“1”的方向。
[0312] 5.4关于本实施方式的效果
[0313] 根据第5实施方式，与第2实施方式同样地，磁阻效应元件MTJu及MTJd构成为存储层SL与参考层RL的层叠顺序相同。另外，设置与存储单元MCu对应的字线WLu及位线BLu的组，且设置与存储单元MCd对应的字线WLd及位线BLd的组。由此，写入数据“1”的电流的方向在存储单元MCu及MCd的任一情况下均成为从字线WL流动到位线BL的方向。另外，读出放大器SA在从存储单元MCu及MCd中的任一个读出数据的情况下，基于从字线WL经由存储单元MC流动到全局位线GBL的电流来读出数据。因此，在从存储单元MCu及MCd中的任一个读出数据的情况下，读出电流的方向均成为写入数据“1”的电流的方向。因此，与第1实施方式同样地，与读出电流的方向成为写入数据“0”的电流的方向的情况相比，能够流通更大的读出电流，进而，能够缩短读出所需的时间。
[0314] 另外，读出放大器SA及定电流源I经由节点N0连接于字线WLu及WLd这两者。另外，全局位线GBL构成为由电压VSS施加固定电压。因此，读出放大器SA能够读出从定电流源I流动到字线WLu或WLd的电流。因此，读出放大器SA能够从存储单元MCu及MCd中的任一个基于固定值的电流进行数据读出。由此，与第2实施方式同样地，能够抑制读出时的误写入或误读出的产生。
[0315] 另外，如上所述，读出放大器SA为同一存储单元阵列10内的存储单元MCu及MCd所共用。因此，无需像第1实施方式那样在不同的存储单元阵列10a及10b间共用读出放大器SA，就能够与第1实施方式相同程度抑制电路面积的增加。
[0316] 另外，无需利用固定电流将全局位线GBL进行充电，所以能够与第1实施方式同样地，缩短读出所需的时间。
[0317] 6.变化例等
[0318] 不限于所述第1实施方式至第5实施方式中所述的方式，能够进行各种变化。在所述第1实施方式至第5实施方式中，说明了在Z方向上层叠着2个存储单元MCd及MCu的情况，但并不限定于此。例如，存储单元MC能够在Z方向上进而层叠4、8、16、…个。
[0319] 6.1第1变化例
[0320] 在第1变化例中，对在第1实施方式中所说明的存储单元阵列，在Z方向上进而层叠存储单元MCd及MCu的组，从而层叠合计4个存储单元MC。而且，对4个存储单元MC中的下层的2个存储单元MCp(MCdp及MCup)及上层的存储单元MCq(MCdq及MCuq)共用字线WL的情况进行说明。在以下说明中，对4个存储单元MC中的下层侧的2个存储单元MC标注下标“p”，对上层侧的2个存储单元MC标注下标“q”，由此，视需要将两者加以区分。另外，以下，主要对与第1实施方式不同的方面进行说明。
[0321] 6.1.1关于存储单元阵列的构成
[0322] 首先，对第1变化例的磁性存储装置的存储单元阵列的构成进行说明。
[0323] 图32是表示第1变化例的磁性存储装置的存储单元阵列的构成的电路图。
[0324] 如图32所示，存储单元MC和位线BLp及BLq中的1条与字线WLu、WLm及WLd中的1条的组建立对应。也就是说，存储单元MCdp将字线WLd与位线BLp之间连接，存储单元MCup将字线WLm与位线BLp之间连接。存储单元MCdq将字线WLm与位线BLq之间连接，存储单元MCuq将字线WLu与位线BLq之间连接。
[0325] 存储单元MCdp包含串联连接的选择器SELdp及磁阻效应元件MTJdp，存储单元MCup包含串联连接的选择器SELup及磁阻效应元件MTJup。存储单元MCdq包含串联连接的选择器SELdq及磁阻效应元件MTJdq，存储单元MCuq包含串联连接的选择器SELuq及磁阻效应元件MTJuq。
[0326] 接下来，使用图33对存储单元阵列10的截面结构进行说明。图33表示第1变化例的磁性存储装置的存储单元阵列的一部分的截面结构的一例。
[0327] 如图33所示，在半导体基板20上，例如设有作为字线WLd发挥功能的导电体21。导电体21例如沿着X方向延伸。在导电体21上，设有作为磁阻效应元件MTJdp发挥功能的元件22P。在元件22P的上部，设有作为选择器SELdp发挥功能的元件23P。在元件23P的上部，设有作为位线BLp发挥功能的导电体24P。导电体24P例如沿着Y方向延伸。
[0328] 在导电体24P的上部，设有作为磁阻效应元件MTJup发挥功能的元件25P。在元件25P的上部，设有作为选择器SELup发挥功能的元件26P。在元件26P的上部，设有作为字线WLm发挥功能的导电体29。导电体29例如沿着X方向延伸。
[0329] 在导电体29上，设有作为磁阻效应元件MTJdq发挥功能的元件22Q。在元件22Q的上部，设有作为选择器SELdq发挥功能的元件23Q。在元件23Q的上部，设有作为位线BLq发挥功能的导电体24Q。导电体24Q例如沿着Y方向延伸。
[0330] 在导电体24Q的上部，设有作为磁阻效应元件MTJuq发挥功能的元件25Q。在元件25Q的上部，设有作为选择器SELuq发挥功能的元件26Q。在元件26Q的上部，设有作为字线WLu发挥功能的导电体27。导电体27例如沿着X方向延伸。
[0331] 通过以如上方式构成，存储单元阵列10具有将3条字线WLd、WLm及WLu及与2条位线BLp及BLq对应的4个存储单元MCdp、MCup、MCdq及MCuq在Z方向上层叠所得的交叉点型结构。
[0332] 6.1.2关于连接于存储单元阵列的行方向的电路构成
[0333] 接下来，使用图34对连接于以如上方式构成的第1变化例的存储单元阵列10的行方向的电路构成进行说明。
[0334] 如图34所示，字线WLad、WLam及WLau将存储单元阵列10a与行选择电路11a之间连接。行选择电路11a包含行选择晶体管T_radp、T_radq、T_raup及T_rauq。行选择晶体管T_radp包含连接于字线WLad的第1端、连接于节点Nad的第2端及被供给信号Radp的栅极。行选择晶体管T_radq包含连接于字线WLam的第1端、连接于节点Nad的第2端及被供给信号Radq的栅极。行选择晶体管T_raup包含连接于字线WLam的第1端、连接于节点Nau的第2端及被供给信号Raup的栅极。行选择晶体管T_rauq包含连接于字线WLau的第1端、连接于节点Nau的第2端及被供给信号Rauq的栅极。
[0335] 同样地，字线WLbd、WLbm及WLbu将存储单元阵列10b与行选择电路11b之间连接。行选择电路11b包含行选择晶体管T_rbdp、T_rbdq、T_rbup及T_rbuq。行选择晶体管T_rbdp包含连接于字线WLbd的第1端、连接于节点Nbd的第2端及被供给信号Rbdp的栅极。行选择晶体管T_rbdq包含连接于字线WLbm的第1端、连接于节点Nbd的第2端及被供给信号Rbdq的栅极。行选择晶体管T_rbup包含连接于字线WLbm的第1端、连接于节点Nbu的第2端及被供给信号Rbup的栅极。行选择晶体管T_rbuq包含连接于字线WLbu的第1端、连接于节点Nbu的第2端及被供给信号Rbuq的栅极。
[0336] 在层选择电路13中，层选择晶体管T_a11的第1端连接于节点Nau，层选择晶体管T_a12的第1端连接于节点Nad。另外，层选择晶体管T_b11的第1端连接于节点Nbd，层选择晶体管T_b12的第1端连接于节点Nbu。
[0337] 写入电路15ad包含晶体管T_wad及写入驱动器WDad。晶体管T_wad包含连接于节点Nad的第1端、连接于写入驱动器WDad的第2端及被供给信号Wad的栅极。写入驱动器WDad例如具有对存储单元阵列10a内的存储单元MCadp及MCadq供给写入电流的功能。
[0338] 写入电路15au包含晶体管T_wau及写入驱动器WDau。晶体管T_wau包含连接于节点Nau的第1端、连接于写入驱动器WDau的第2端及被供给信号Wau的栅极。写入驱动器WDau例如具有对存储单元阵列10a内的存储单元MCaup及MCauq供给写入电流的功能。
[0339] 同样地，写入电路15bd包含晶体管T_wbd及写入驱动器WDbd。晶体管T_wbd包含连接于节点Nbd的第1端、连接于写入驱动器WDbd的第2端及被供给信号Wbd的栅极。写入驱动器WDbd例如具有对存储单元阵列10b内的存储单元MCbdp及MCbdq供给写入电流的功能。
[0340] 写入电路15bu包含晶体管T_wbu及写入驱动器WDbu。晶体管T_wbu包含连接于节点Nbu的第1端、连接于写入驱动器WDbu的第2端及被供给信号Wbu的栅极。写入驱动器WDbu例如具有对存储单元阵列10b内的存储单元MCbup及MCbuq供给写入电流的功能。
[0341] 读出电路16是与图6中所说明的第1实施方式相同的构成，所以省略说明。
[0342] 6.1.3关于连接于存储单元阵列的列方向的电路构成
[0343] 接下来，使用图35对连接于以如上方式构成的第1变化例的存储单元阵列10的列方向的电路构成进行说明。在图35中，示出存储单元阵列10a及10b各自的列方向的电路构成的一例。
[0344] 如图35所示，多条位线BLap(BLap<0>、…、BLap)及BLaq(BLaq<0>、…、BLaq)将存储单元阵列10a与列选择电路12a之间连接。列选择电路12a包含多个列选择晶体管T_cap(T_cap<0>、…、T_cap)及T_caq(T_caq<0>、…、T_caq)。多个列选择晶体管T_cap<0>、…、T_cap、T_caq<0>、…、T_caq分别包含连接于位线BLap<0>、…、BLap、BLaq<
0>、…、BLaq的第1端、连接于全局位线GBLa的第2端及被供给信号Cp(Cp<0>、…、Cp及Cq(Cq<0>、…、Cq的栅极。
0>、…、BLaq
[0345] 同样地，多条位线BLbp(BLbp<0>、…、BLbp)及BLbq(BLbq<0>、…、BLbq)将存储单元阵列10b与列选择电路12b之间连接。列选择电路12b包含多个列选择晶体管T_cbp(T_cbp<0>、…、T_cbp)及T_cbq(T_cbq<0>、…、T_cbq)。多个列选择晶体管T_cbp<0>、…、T_cbp、T_cbq<0>、…、T_cbq分别包含连接于位线BLbp<0>、…、BLbp、BLbq<0>、…、BLbq的第1端、连接于全局位线GBLb的第2端及被供给信号Cp(Cp<0>、…、Cp)及Cq(Cq<0>、…、Cq)的栅极。
[0346] 由于与图7中所说明的第1实施方式为相同构成，所以全局位线GBLa及GBLb与定电压源Va及Vb的连接关系将省略说明。
[0347] 6.1.4关于读出动作时的电流路径
[0348] 接下来，使用图36～图39对第1变化例的磁性存储装置中的读出动作时的电流路径进行说明。
[0349] 图36～图39是表示第1变化例的磁性存储装置中的读出动作时的电流路径的概要的示意图。在图36及图37中，利用箭头示意性地表示使用读出放大器SAu从存储单元阵列10b读出数据的同时，使用读出放大器SAu从存储单元阵列10a读出数据时的电流路径。更具体来说，在图36中，示出从存储单元MCbup及MCadp读出数据的情况，在图37中，示出从存储单元MCbuq及MCadq读出数据的情况。另外，在图38及图39中，利用箭头示意性地表示使用读出放大器SAu从存储单元阵列10a读出数据的同时，使用读出放大器SAd从存储单元阵列10b读出数据时的电流路径。更具体来说，在图38中，示出从存储单元MCbdp及MCaup读出数据的情况，在图39中，示出从存储单元MCbdq及MCauq读出数据的情况。
[0350] 首先，使用图36说明从存储单元MCbup及MCadp读出数据时的电流路径。
[0351] 如图36所示，层选择电路13例如对信号L1输入“L”电平，使层选择晶体管T_a11及T_b11为断开状态。另外，层选择电路13例如对信号L2输入“H”电平，使层选择晶体管T_a12及T_b12为接通状态。
[0352] 行选择电路11a及11b分别选择字线WLad及WLbm。也就是说，行选择电路11a对信号Radp输入“H”电平，使行选择晶体管T_radp为接通状态，对其它信号Rauq、R_aup及R_adq输入“L”电平，使行选择晶体管T_rauq、T_raup及T_radq为断开状态。行选择电路11b对信号Rbup输入“H”电平，使行选择晶体管T_rbup为接通状态，对其它信号Rbuq、R_bdq及R_bdp输入“L”电平，使行选择晶体管T_rbuq、T_rbdq及T_rbdp为断开状态。
[0353] 由此，字线WLad被从定电流源Id流出的固定大小的电流充电，字线WLbm被朝定电流源Iu流动的固定大小的电流充电。
[0354] 另外，列选择电路12a及12b同时选择位线BLap及BLbp。也就是说，列选择电路12a及12b利用基于同一行地址的“H”电平的信号Cp，使列选择晶体管T_cap及T_cbp为接通状态。全局位线GBLa经由晶体管T_disa与电压VSS连接，全局位线GBLb经由晶体管T_enb与定电压源Vb连接。
[0355] 由此，全局位线GBLa及位线BLap被电压VSS充电，全局位线GBLb及位线BLbp被定电压源Vb充电。
[0356] 根据以上，对于存储单元MCadp，从字线WLad向全局位线GBLa流通读出电流。读出放大器SAd能够基于从定电流源Id流出的固定大小的电流，从选择存储单元MCadp读出数据。
[0357] 同样地，对于存储单元MCbup，从全局位线GBLb向字线WLbm流通读出电流。读出放大器SAu能够基于流动到定电流源Iu的固定大小的电流，从选择存储单元MCbup读出数据。
[0358] 根据以上，从存储单元MCadp及MCbup读出数据时的动作结束。
[0359] 接下来，使用图37对从存储单元MCbuq及MCadq读出数据时的电流路径进行说明。
[0360] 如图37所示，层选择电路13的动作与图36相同，所以省略说明。
[0361] 行选择电路11a及11b分别选择字线WLam及WLbu。也就是说，行选择电路11a对信号Radq输入“H”电平，使行选择晶体管T_radq为接通状态，对其它信号Rauq、R_aup及R_adp输入“L”电平，使行选择晶体管T_rauq、T_raup及T_radp为断开状态。行选择电路11b对信号Rbuq输入“H”电平，使行选择晶体管T_rbuq为接通状态，对其它信号bup、R_bdq及R_bdp输入“L”电平，使行选择晶体管T_rbup、T_rbdq及T_rbdp为断开状态。
[0362] 由此，字线WLam被从定电流源Id流出的固定大小的电流充电，字线WLbu被朝定电流源Iu流动的固定大小的电流充电。
[0363] 另外，列选择电路12a及12b同时选择位线BLaq及BLbq。也就是说，列选择电路12a及12b利用基于同一行地址的“H”电平的信号C，使列选择晶体管T_caq及T_cbq为接通状态。全局位线GBLa经由晶体管T_disa与电压VSS连接，全局位线GBLb经由晶体管T_enb与定电压源Vb连接。
[0364] 由此，全局位线GBLa及位线BLaq被电压VSS充电，全局位线GBLb及位线BLbq被定电压源Vb充电。
[0365] 根据以上，对于存储单元MCadq，从字线WLam向全局位线GBLa流通读出电流。读出放大器SAd能够基于从定电流源Id流出的固定大小的电流，从选择存储单元MCadq读出数据。
[0366] 同样地，对于存储单元MCbuq，从全局位线GBLb向字线WLbu流通读出电流。读出放大器SAu能够基于流动到定电流源Iu的固定大小的电流，从选择存储单元MCbuq读出数据。
[0367] 根据以上，从存储单元MCbuq及MCadq读出数据时的动作结束。
[0368] 接下来，使用图38对从存储单元MCbdp及MCaup读出数据时的电流路径进行说明。
[0369] 如图38所示，层选择电路13例如对信号L1输入“H”电平，使层选择晶体管T_a11及T_b11为接通状态。另外，层选择电路13例如对信号L2输入“L”电平，使层选择晶体管T_a12及T_b12为断开状态。
[0370] 行选择电路11a及11b分别选择字线WLam及WLbd。也就是说，行选择电路11a对信号Raup输入“H”电平，使行选择晶体管T_raup为接通状态，对其它信号Rauq、R_adq及R_adp输入“L”电平，使行选择晶体管T_rauq、T_radq及T_radp为断开状态。行选择电路11b对信号Rbdp输入“H”电平，使行选择晶体管T_rbdp为接通状态，对其它信号Rbuq、R_bup及R_bdq输入“L”电平，使行选择晶体管T_rbuq、T_rbup及T_rbdq为断开状态。
[0371] 由此，字线WLam被向定电流源Iu流动的固定大小的电流充电，字线WLbd被从定电流源Id流出的固定大小的电流充电。
[0372] 另外，列选择电路12a及12b同时选择位线BLap及BLbp。也就是说，列选择电路12a及12b利用基于同一行地址的“H”电平的信号Cp，使列选择晶体管T_cap及T_cbp为接通状态。全局位线GBLa经由晶体管T_ena与定电压源Va连接，全局位线GBLb经由晶体管T_disb与电压VSS连接。
[0373] 由此，全局位线GBLa及位线BLap被定电压源Va充电，全局位线GBLb及位线BLbp被电压VSS充电。
[0374] 根据以上，对于存储单元MCaup，从全局位线GBLa向字线WLam流通读出电流。读出放大器SAu能够基于流动到定电流源Iu的固定大小的电流，从选择存储单元MCaup读出数据。
[0375] 同样地，对于存储单元MCbdp，从字线WLbd向全局位线GBLb流通读出电流。读出放大器SAd能够基于从定电流源Id流出的固定大小的电流，从选择存储单元MCbdp读出数据。
[0376] 根据以上，从存储单元MCbdp及MCaup读出数据时的动作结束。
[0377] 接下来，使用图39说明从存储单元MCbdq及MCauq读出数据时的电流路径。
[0378] 如图39所示，层选择电路13的动作与图38相同，所以省略说明。
[0379] 行选择电路11a及11b分别选择字线WLau及WLbm。也就是说，行选择电路11a对信号Rauq输入“H”电平，使行选择晶体管T_rauq为接通状态，对其它信号Raup、R_adq及R_adp输入“L”电平，使行选择晶体管T_raup、T_radq及T_radp为断开状态。行选择电路11b对信号Rbdq输入“H”电平，使行选择晶体管T_rbdq为接通状态，对其它信号Rbuq、R_bup及R_bdp输入“L”电平，使行选择晶体管T_rbuq、T_rbup及T_rbdp为断开状态。
[0380] 由此，字线WLau被向定电流源Iu流动的固定大小的电流充电，字线WLbm被从定电流源Id流出的固定大小的电流充电。
[0381] 另外，列选择电路12a及12b同时选择位线BLaq及BLbq。也就是说，列选择电路12a及12b利用基于同一行地址的“H”电平的信号Cq，使列选择晶体管T_caq及T_cbq为接通状态。全局位线GBLa经由晶体管T_ena与定电压源Va连接，全局位线GBLb经由晶体管T_disb与电压VSS连接。
[0382] 由此，全局位线GBLa及位线BLaq被定电压源Va充电，全局位线GBLb及位线BLbq被电压VSS充电。
[0383] 根据以上，对于存储单元MCauq，从全局位线GBLa向字线WLau流通读出电流。读出放大器SAu基于流动到定电流源Iu的固定大小的电流，从选择存储单元MCauq读出数据。
[0384] 同样地，对于存储单元MCbdq，从字线WLbm向全局位线GBLb流通读出电流。读出放大器SAd能够基于从定电流源Id流出的固定大小的电流，从选择存储单元MCbdq读出数据。
[0385] 根据以上，从存储单元MCbdq及MCauq读出数据时的动作结束。
[0386] 接下来，使用图40对第1变化例的磁性存储装置中的读出动作时的存储单元内的电流路径进行说明。
[0387] 图40是表示第1变化例的磁性存储装置中的读出动作时的存储单元内的电流路径的示意图。在图40中，于在包含存储单元MCdp、MCup、MCdq及MCuq的XZ平面切开所得的剖视图内利用箭头示意性地表示从存储单元MCdp、MCup、MCdq及MCuq读出数据时的电流路径。
[0388] 如图40所示，在从存储单元MCdp读出数据的情况下，读出电流从字线WLd向位线BLp流动，也就是说，在磁阻效应元件MTJdp内从参考层RL向存储层SL流动。因此，流动到存储单元MCdp的读出电流的方向成为在写入动作中写入数据“1”的方向。
[0389] 另外，在从存储单元MCup读出数据的情况下，读出电流从位线BLp向字线WLm流动，也就是说，在磁阻效应元件MTJup内从参考层RL向存储层SL流动。因此，流动到存储单元MCup的读出电流的方向成为在写入动作中写入数据“1”的方向。
[0390] 同样地，在从存储单元MCdq读出数据的情况下，读出电流从字线WLm向位线BLq流动，也就是说，在磁阻效应元件MTJdq内从参考层RL向存储层SL流动。因此，流动到存储单元MCdq的读出电流的方向成为在写入动作中写入数据“1”的方向。
[0391] 另外，在从存储单元MCuq读出数据的情况下，读出电流从位线BLq向字线WLu流动，也就是说，在磁阻效应元件MTJuq内从参考层RL向存储层SL流动。因此，流动到存储单元MCuq的读出电流的方向成为在写入动作中写入数据“1”的方向。
[0392] 6.1.5第1变化例的又一变化例
[0393] 此外，所述第1变化例说明了从存储单元阵列10a、存储单元阵列10b、以及从标注了相同下标“p”的存储单元彼此(存储单元MCadp及MCbup的组)、或标注了相同下标“q”的存储单元彼此(存储单元MCadq及MCbuq的组等)同时读出数据的情况。然而，第1变化例并不限定于所述例子。具体来说，关于对从存储单元阵列10a及10b读出的2个存储单元MC标注了互不相同的下标“d”及“u”的所有组合，能够同时执行读出动作。
[0394] 更具体来说，例如在图36中，说明了从存储单元MCadp读出数据，且同时从存储单元MCbup读出数据的情况，但并不限定于此，也可从存储单元MCadp读出数据，且同时从存储单元MCbuq读出数据。
[0395] 图41是表示第1变化例的又一变化例的磁性存储装置中的读出动作时的电流路径的概要的示意图。在图41中，示出从存储单元MCbuq及MCadp读出数据的情况。以下，对与图36不同的动作进行说明。
[0396] 如图41所示，层选择电路13的动作与图36相同，所以省略说明。
[0397] 行选择电路11a及11b分别选择字线WLad及WLbu。也就是说，行选择电路11a对信号Radp输入“H”电平，使行选择晶体管T_radp为接通状态，对其它信号Rauq、R_aup及R_adq输入“L”电平，使行选择晶体管T_rauq、T_raup及T_radq为断开状态。行选择电路11b对信号Rbuq输入“H”电平，使行选择晶体管T_rbuq为接通状态，对其它信号R_bdq、R_bup及R_bdp输入“L”电平，使行选择晶体管T_rbdq、T_bup及T_rbdp为断开状态。
[0398] 由此，字线WLad被从定电流源Id流出的固定大小的电流充电，字线WLbu被朝定电流源Iu流动的固定大小的电流充电。
[0399] 另外，列选择电路12a及12b同时选择位线BLap及BLbq。也就是说，列选择电路12a及12b基于列地址来供给“H”电平的信号Cpa及Cqb，使列选择晶体管T_cap及T_cbq为接通状态。全局位线GBLa经由晶体管T_disa与电压VSS连接，全局位线GBLb经由晶体管T_enb与定电压源Vb连接。
[0400] 由此，全局位线GBLa及位线BLap被电压VSS充电，全局位线GBLb及位线BLbq被定电压源Vb充电。
[0401] 根据以上，对于存储单元MCadp，从字线WLad向全局位线GBLa流通读出电流。读出放大器SAd能够基于从定电流源Id流出的固定大小的电流，从选择存储单元MCadp读出数据。
[0402] 同样地，对于存储单元MCbuq，从全局位线GBLb向字线WLbu流通读出电流。读出放大器SAu能够基于流动到定电流源Iu的固定大小的电流，从选择存储单元MCbuq读出数据。
[0403] 根据以上，从存储单元MCadp及MCbuq读出数据时的动作结束。
[0404] 6.1.6关于本变化例的效果
[0405] 根据第1变化例及第1变化例的又一变化例，能够利用3条字线WLd、WLm及WLu的组、以及2条位线BLp及BLq，选择4个存储单元MCdp、MCup、MCdq及MCuq。此时，在从存储单元MCdp及MCdq读出数据时使用读出放大器SAd及定电流源Id，在从存储单元MCup及MCuq读出数据时使用读出放大器SAu及定电流源Iu。进而，存储单元阵列10a及10b共用读出放大器SAd及定电流源Id、以及读出放大器SAu及定电流源Iu。由此，能够从存储单元阵列10a的存储单元MCadp及MCadq中的任一个读出数据，且从存储单元阵列10b的存储单元MCbup及MCbuq中的任一个读出数据。同样地，能够从存储单元阵列10a的存储单元MCaup及MCauq中的任一个读出数据，且从存储单元阵列10b的存储单元MCbdp及MCbdq中的任一个读出数据。
[0406] 6.2第2变化例
[0407] 接下来，对第2变化例进行说明。在第2变化例中，对2条字线WL(WLup及WLdq)担负作为第1变化例的字线WLm的作用的情况进行说明。
[0408] 6.2.1关于存储单元阵列的构成
[0409] 对第2变化例的磁性存储装置的存储单元阵列的构成进行说明。
[0410] 图42是表示第2变化例的磁性存储装置的存储单元阵列的构成的电路图。
[0411] 如图42所示，存储单元MC和位线BLp及BLq中的1条与字线WLuq、WLdq、WLup及WLdp中的1条的组建立对应。也就是说，存储单元MCdp将字线WLdp与位线BLp之间连接，存储单元MCup将字线WLup与位线BLp之间连接。存储单元MCdq将字线WLdq与位线BLq之间连接，存储单元MCuq将字线WLu与位线BLq之间连接。
[0412] 接下来，使用图43对存储单元阵列10的截面结构进行说明。图43表示第2变化例的磁性存储装置的存储单元阵列的一部分的截面结构的一例。
[0413] 如图43所示，在半导体基板20上，例如设有作为字线WLdp发挥功能的导电体21P。导电体21P例如沿着X方向延伸。在导电体21P上，与图33中所说明的第1变化例的情况同样地设有元件22P、元件23P、导电体24P、元件25P、元件26P。
[0414] 在元件26P的上部，设有作为字线WLup发挥功能的导电体27P。导电体27P例如沿着X方向延伸。在导电体27P上，设有绝缘体28。在绝缘体28的上部，设有作为字线WLdp发挥功能的导电体21Q。导电体21Q例如沿着X方向延伸。
[0415] 在导电体21Q上，与图33中所说明的第1变化例的情况同样地设有元件22Q、元件23Q、导电体24Q、元件25Q、元件26Q。在元件26Q的上部，设有作为字线WLuq发挥功能的导电体27Q。导电体27Q例如沿着X方向延伸。
[0416] 通过以如上方式构成，存储单元阵列10具有使4条字线WLdp、WLup、WLdq及WLuq、及与2条位线BLp及BLq对应的4个存储单元MCdp、MCup、MCdq及MCuq在Z方向上层叠所得的交叉点型结构。
[0417] 6.2.2关于连接于存储单元阵列的行方向的电路构成
[0418] 接下来，使用图44说明连接于以如上方式构成的第2变化例的存储单元阵列10的行方向的电路构成。
[0419] 如图44所示，字线WLadp、WLaup、WLadq及WLauq将存储单元阵列10a与行选择电路11a之间连接。行选择电路11a包含行选择晶体管T_radp、T_radq、T_raup及T_rauq。行选择晶体管T_radp包含连接于字线WLadp的第1端、连接于节点Nad的第2端及被供给信号Radp的栅极。行选择晶体管T_radq包含连接于字线WLadq的第1端、连接于节点Nad的第2端及被供给信号Radq的栅极。行选择晶体管T_raup包含连接于字线WLaup的第1端、连接于节点Nau的第2端及被供给信号Raup的栅极。行选择晶体管T_rauq包含连接于字线WLauq的第1端、连接于节点Nau的第2端及被供给信号Rauq的栅极。
[0420] 同样地，字线WLbdp、WLbup、WLbdq及WLbuq将存储单元阵列10b与行选择电路11b之间连接。行选择电路11b包含行选择晶体管T_rbdp、T_rbdq、T_rbup及T_rbuq。行选择晶体管T_rbdp包含连接于字线WLbdp的第1端、连接于节点Nbd的第2端及被供给信号Rbdp的栅极。行选择晶体管T_rbdq包含连接于字线WLbdq的第1端、连接于节点Nbd的第2端及被供给信号Rbdq的栅极。行选择晶体管T_rbup包含连接于字线WLbup的第1端、连接于节点Nbu的第2端及被供给信号Rbup的栅极。行选择晶体管T_rbuq包含连接于字线WLbuq的第1端、连接于节点Nbu的第2端及被供给信号Rbuq的栅极。
[0421] 因为与图34中所说明的第1变化例为相同构成，所以层选择电路13、写入电路15ad、15au、15bd及15bu、以及读出电路16将省略说明。
[0422] 6.2.3关于本变化例的效果
[0423] 根据第2变化例，能够利用4条字线WLdp、WLup、WLdq及WLuq的组、2条位线BLp及BLq，选择4个存储单元MCdp、MCup、MCdq及MCuq。此时，在从存储单元MCdp及MCdq读出数据时使用读出放大器SAd及定电流源Id，在从存储单元MCup及MCuq读出数据时使用读出放大器SAu及定电流源Iu。进而，存储单元阵列10a及10b共用读出放大器SAd及定电流源Id、以及读出放大器SAu及定电流源Iu。由此，与第1变化例及第1变化例的又一变化例同样地，能够从存储单元阵列10a的存储单元MCadp及MCadq中的任一个读出数据，且从存储单元阵列10b的存储单元MCbup及MCbuq中的任一个读出数据。另外，能够从存储单元阵列10a的存储单元MCaup及MCauq中的任一个读出数据，且从存储单元阵列10b的存储单元MCbdp及MCbdq中的任一个读出数据。
[0424] 6.3除此以外
[0425] 除此以外，所述各实施方式及各变化例例如能够以如下方式变化。
[0426] 在所述第1变化例及第2变化例中，说明了使2个存储单元MC与1条位线BL建立对应的构成层叠多层的情况，但并不限定于此。例如，如图27所示，也可使1个存储单元MC与1条位线BL建立对应的构成层叠多层。
[0427] 说明了在所述各实施方式及各变化例所述的存储单元MC中，在磁阻效应元件MTJ的上方设有选择器SEL的情况，但并不限定于此。例如，存储单元MC也可在选择器SEL的上方设有磁阻效应元件MTJ。
[0428] 另外，说明了所述各实施方式及各变化例所述的磁阻效应元件MTJ除第3实施方式的磁阻效应元件MTJu以外均为无顶部型的情况，但并不限定于此。例如，磁阻效应元件MTJ也可为无底部型。但，在该情况下，第3实施方式的磁阻效应元件MTJu成为无顶部型。
[0430] 在所述各实施方式及各变化例中，以使用磁阻效应元件(Magnetic Tunnel Junction(MTJ))元件作为电阻变化元件来存储数据的MRAM为例进行了说明，但并不限定于此。
[0431] 本实施方式能够应用于具有将电阻变化元件的电阻差转换为电流差或电压差并读出的存储元件的存储器整体。
[0432] 换句话来说，能将如下元件应用于半导体存储装置，所述元件能够利用伴随电流或电压的施加的电阻变化来存储数据，或者通过将伴随电阻变化的电阻差转换为电流差或电压差来读出已存储的数据。
[0433] 虽对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
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