스핀 토크 자기 메모리 및 그 오프셋 자계 보정 방법{SPIN TORQUE MAGNETIC MEMORY AND METHOD FOR CORRECTING OFFSET MAGNETIC FIELD}

본 발명은, 스핀 토크 자화 반전을 응용한 자기 랜덤 액세스 메모리에 관한 것이다.

최근, 자기 랜덤 액세스 메모리(MRAM)가 주목받고 있다. 종래의 MRAM에서는, 예를 들면 특허 문헌 1에 기재된 바와 같이, 자성막/비자성 절연막/자성막의 다층 구조를 갖는 터널 자기 저항 효과(TMR) 소자의 한쪽의 자화를, 상기 TMR 소자의 상하에 서로 직교하는 방향으로 설치된 2개의 금속 배선에 흐르는 전류를 만드는 합성 자계를 이용하여 반전시킴으로써 기록을 행하는 방식이 채용되고 있다.

그러나, MRAM에서도, 대용량화를 위해 TMR 소자의 사이즈를 작게 하면, 자화 반전에 필요로 하는 자계의 크기가 커진다. 이 때문에, MRAM 내의 금속 배선에 많은 전류를 흘리는 것이 필요하게 되어, 소비 전력의 증가, 나아가서는 배선의 파괴를 초래하게 된다고 하는 과제가 지적되어 있다.

자계를 이용하지 않고 자화 반전시키는 방법으로서, 예를 들면 비특허 문헌 1에는, 자기 재생 헤드에서 이용되는 거대 자기 저항 효과(GMR)막이나 터널 자기 저항 효과(TMR)막에, 일정 이상의 전류를 흘리는 것만으로 자화 반전이 가능한 것이 기재되어 있다.

그 후, 비특허 문헌 2에는, 2개의 Cu의 전극의 사이에 Co/Cu/Co의 다층막(GMR막)을 함유하는 직경 130㎚의 필러를 형성하고, 상기 필러에 전류를 흘리고, 흐르는 전류의 스핀으로부터 Co층의 자화에 주어지는 스핀 토크를 이용하여, Co층의 자화를 반전하는 기록 방식의 실험예가 기재되어 있다.

또한, 최근에는, 비특허 문헌 3에는 TMR막을 이용한 나노필러를 이용하여, 스핀 토크 자화 반전의 실증이 기재되어 있다. 특히 TMR막을 이용한 스핀 토크 자화 반전에서는, 종래의 MRAM과 동등 이상의 출력이 얻어지기 때문에, 많은 주목을 받고 있다.

[특허 문헌 1] 미국 특허 제5734605호

[비특허 문헌 1] Journal of Magnetism and Magnetic Materials, 159, L1-6(1996)

[비특허 문헌 2] Physical Review Letters, Vol.84, No.14, pp.3149-3152(2000)

[비특허 문헌 3] Applied Physics Letters, Vol.84, pp.3118-3120(2004)

[비특허 문헌 4] Applied Physics Letters, Vol.87, pp.232502(2005)

[비특허 문헌 5] Applied Physics Letters, Vol.77, 23, pp.3809-3811

그러나, 종래의 스핀 토크 자화 반전을 응용한 TMR형의 MRAM에는, 이하와 같은 문제가 있다. 일반적으로, TMR막에서는 절연막으로서 1㎚ 정도의 막 두께가 이용된다. 이와 같은 TMR을 이용한 경우, 자화가 고정되어 있는 고정층의 자화와, 자화가 전류 방향에 의해 변화하게 되는 자유층의 자화가 반 평행인 경우, 양자가 정자기적으로 결합하기 쉽게 안정화된다.

이 때문에, 예를 들면 비특허 문헌 4에 기재되어 있는 바와 같이, 자계에 대한 자화 방향의 변화를 계측한 경우, 고정층, 자유층의 자화 반전이, 모두 자계가 마이너스의 영역에서 일어나게 된다. 이 때, 외부 자계의 크기가 제로인 상태에서는 스핀 토크 자화 반전이 일어나지 않고, 자계-자화의 히스테리시스 곡선의 중심 자계(이하, 자계 오프셋량이라고 칭함)의 값에 상당한 자계를 외부로부터 주어, 비로소 자화 반전을 실현할 수 있다.

또한, 상기 자계 오프셋량은 TMR 필러의 제작 조건에 민감하게 의존하므로, 동일한 웨이퍼 내에 제작한 TMR 필러끼리의 사이에서도 변동이 생기기 쉽다. 이것은 MRAM의 수율에 큰 영향을 미친다.

전술한 목적을 달성하기 위해, 본 발명에 따른 스핀 토크 자기 메모리는 비트선 및 워드선과, 상기 비트선과 상기 워드선 사이에 설치된 자기 저항 효과 소자와, 상기 비트선의 일단에 접속된 제1 가변 저항 소자와, 상기 비트선의 타단에 접속된 제2 가변 저항 소자와, 상기 자기 저항 효과 소자와 워드선 사이에 설치된 제3 가변 저항 소자와, 상기 제1 가변 저항 소자에 전압을 인가하는 제1 전압 인가 수단과, 상기 제2 가변 저항 소자에 전압을 인가하는 제2 전압 인가 수단과, 상기 제3 가변 저항 소자에 전압을 인가하는 제3 전압 인가 수단을 구비하고, 상기 자기 저항 효과 소자는 자화 방향이 가변인 제1 강자성층과, 자화 방향이 고정되어 있는 제2 강자성층과, 상기 제1 강자성층과 상기 제2 강자성층 사이에 형성된 중간층을 갖고, 기입 동작 시에는, 미리 정해진 저항값에 기초하여 상기 제1 전압 인가 수단과 상기 제2 전압 인가 수단 사이에 전류를 흘리고, 상기 비트선과 상기 제3 전압 인가 수단 사이에 전류를 흘림으로써 생기는 스핀 토크를 이용하여 제1 강자성층의 자화를 반전시키는 것을 특징으로 한다.

또한, 상기 제1 전압 인가 수단과 상기 제2 전압 인가 수단 사이에 흐르는 전류값은 가변인 것이 바람직하다.

또한, 상기 제1 전압 인가 수단과 상기 제2 전압 인가 수단 사이에 전류를 흘림으로써 발생하는 전류 자계의 방향과, 상기 제2 강자성층의 고정되어 있는 자화 방향이, 대략 평행인 것이 바람직하다.

또한, 상기 제1 전압 인가 수단과 상기 제2 전압 인가 수단 사이에 전류를 흘림으로써 발생하는 전류 자계의 방향과, 상기 제1 강자성층의 자화 용이축이, 대략 평행인 것이 바람직하다.

본 발명에 따르면, 기입 전류 임계값이 보정되고, 수율이 높은 스핀 토크 자화 반전을 이용한 자기 랜덤 액세스 메모리 및 메모리 어레이를 제공할 수 있다. 즉, 수율이 높은 스핀 토크 자화 반전 자기 랜덤 액세스 메모리를 실현할 수 있다.

이하, 본 발명을 적용한 스핀 토크 자기 메모리에 대해, 상세하게 설명한다.

본 발명을 적용한 스핀 토크 자기 메모리는, 요컨대, 게이트 전극에 의해 전도가 제어된 스위칭 소자와, 그것에 전기적으로 접속된 제1 자성층, 비자성 절연층, 제2 자성층으로 이루어지는 다층막을 포함하는 터널 자기 저항 효과 소자에서, 다층막의 자성층을, 한쪽의 자성층의 자화를 고정하고, 다른 쪽의 자성층의 자화가 그 다층막의 막면에 수직으로 흐르는 전류에 의해 자화의 방향을 바꿈으로써 기록을 행하는 막으로 하고, 상기 터널 자기 저항 효과형 소자를 상기 스위칭 소자와 반대측의 일단에서 비트선에 접속하고, 상기 자화 방향이 변화하게 되는 자성층의 자화 용이축을 상기 비트선과 수직으로 하고, 상기 비트선의 양단에 저항을 변화시키는 것이 가능한 저항 소자를 설치하고, 그들을 통하여 비트선 양단을 소정의 전압 V1과 전압 V2로 바이어스하는 수단을 구비하고, 전압 V2가 전압 V1보다 항상 커지도록 제어하는 수단을 구비하고, 상기 게이트 전극에 의해 전도가 제어된 스위칭 소자의, 자기 저항 효과 소자에 접속된 끝과 반대측의 일단에, 전압 V3을 인가시키는 수단을 구비하고 있다.

또한, 상기 자화가 고정된 자성층의 자화의 방향과, 비트선에 흐르는 전류가 비트선의 주위에 만드는 전류 자계의 방향을 대략 동일 방향으로 한다. 또한, 상기 터널 자기 저항 효과형 소자를 구성하는 다층막 중, 그 다층막의 막면에 수직으로 흐르는 전류에 의해 그 자화 방향을 반전하게 되는 층을, 중간층을 개재하여 서로 반 평행 자화 상태로 결합한 강자성막으로 구성한다.

또한, 자기 메모리를, 전체의 용량보다 작은 서브 어레이로 구성하고, 각 서브 어레이마다 상기한 가변 저항 소자의 저항값 및 전압 V1, V2, V3의 값을 조정하는 수단을 구비하고 있다.

이하, 도면을 이용하여 상세하게 설명한다.

<실시예 1>

도 3에, 셀 어레이의 구성예를 나타낸다. 파선으로 둘러싸여진 영역(31)이 단위 셀이다. 셀 어레이는 자기 저항 효과형 소자(32)와, CMOS 트랜지스터(33)와, CMOS 트랜지스터(33)의 게이트 전극에 전압을 공급하는 워드선(34)과, CMOS 트랜지스터(33)에 전압을 공급하는 소스선(35)과, 비트선(6)에 흐르는 전류를 제어하는 가변 저항 소자(36, 37)를 구비한다. 여기서, 가변 저항 소자(36, 37)로서, 예를 들면 CMOS 트랜지스터를 이용할 수 있다. 또한, CMOS 트랜지스터(36, 37)의 게이트에 전압을 공급하여 CMOS 트랜지스터(36, 37)의 저항의 값을 제어하기 위한 특별한 워드선(38, 39)을 구비한다. 비트선(6)의 일단은, 자기 저항 효과 소자의 저항 변화를 검출하는 센스 앰프에 접속되어 있고, 비트선(6) 및 소스선(35)의 양단은 기입 드라이버에 접속되어 있다. 워드선(34)은 별도의 기입 드라이버에 접속되어 있고, 워드선(36, 37)은 저항 제어용의 드라이버에 접속되어 있다.

도 1은, 스핀 토크 자기 메모리의 소자부의 구성도이다. 여기서, 도 1의 (a)는 반 평행(AP) 상태로부터 평행(P) 상태로의 스위칭을 행하는 경우, 도 1의 (b)는 평행(P) 상태로부터 반 평행(AP) 상태로의 스위칭을 행하는 경우를 나타내고 있다.

스핀 토크 자기 메모리의 소자부에서는, 적층막(도 3에서의 자기 저항 효과형 소자(32)에 상당)이, 비트선(BL)(6)에 전기적으로 접속되어 있다. 이 적층막은, 제1 강자성막(고정층)(1)과 제2 강자성층(자유층)(3) 사이에 비자성의 중간층(2)을 구비한다.

스핀 토크 자기 메모리의 소자부에는, 스위칭 소자(4)(도 3에서의 CMOS 트랜지스터(33)에 상당)가, 적층막의 비트선측과는 반대측에 형성되고, 적층막과 상기적으로 접속되어 있다. 또한, 가변 저항 소자(5(도 3의 가변 저항 소자(36)에 상당), 10(도 3의 가변 저항 소자(37)에 상당))가, 비트선(6)의 양단에 설치되어 있다.

또한, 적층막과 비트선(BL)(6) 사이에는, 전류가 흐르는 재료를 이용한 층(예를 들면 비자성의 금속층 등)을 개재시켜도 된다. 또한, 적층막과 스위칭 소자(4) 사이에는, 전류가 흐르는 재료를 이용한 층(예를 들면 비자성의 금속층 등)을 개재시켜도 된다.

제1 강자성막(고정층)(1)은 자화 방향이 고정되어 있다. 고정층(1)의 자화 방향을 고정하는 방법으로서는, 예를 들면 반 강자성막으로부터의 교환 결합력 등이 이용된다. 비자성의 중간층(2)은 비자성의 중간층에서 터널 자기 저항 효과 소자의 경우에는 절연막이 이용된다. 자유층(3)은 자화 방향이 고정되어 있지 않고, 반 평행 상태일 때에는 고정층(1)의 자화 방향과는 반 평행인 자화 방향을 갖고, 평행 상태일 때에는 고정층(1)의 자화 방향과 평행한 자화 방향을 갖고 있다.

실온에서 안정된 상태에서 자유층(3)의 자화가 향하고 있는 방향을 자화 용 이축이라고 부른다. 예를 들면 도 1의 경우, 자화 용이축은 비트선에 개략 수직인 방향을 향하고 있다. 실제로는 실온에서는, 자화의 방향은 열 운동 때문에 어느 일정 분포를 갖고 있고, 그 분포의 크기 θ는 수학식 1에 나타내어진다. 여기서, k는 볼트먼 계수, T는 절대 온도, μ ₀ 은 진공의 투자율, Ms는 자유층의 잔류 자화, Hk는 자유층의 이방성 자계, V는 자유층의 체적이다. 또한, 통상 실온에서는, 이 각도 θ는 6∼8도이지만, 실제는 이 정도의 크기로 자화 용이축이 기울어져 있어도 지장이 없다.

고정층(1), 비자성의 중간층(2) 및 자유층(3)을 포함하는 적층막은 자기 이방성을 발현하도록 하기 위해서, 통상 타원형이나 한쪽의 변이 긴 육각형으로 가공되어 있어도 된다. 스위칭 소자(4)는 적층막에 전류(8)를 흘리는 수단이며, 예를 들면 CMOS 트랜지스터가 이용된다. 가변 저항 소자(5, 10)는 비트선(6)에 흐르는 전류(7)의 크기를 조절하는 기능을 갖는다. 전류(7)에 의해, 비트선(6)의 주위에는 자계(9)가 생긴다.

다음에 이 메모리의 동작에 대해서 설명한다. 도 7은, 이 메모리에 사용되는 자기 저항 효과 소자의 자계-저항 히스테리시스의 대표예를 모식적으로 나타낸 것이다. (a)는 히스테리시스의 중심이 자계의 마이너스 측으로 어긋나 있는 경우이다. (b)는 히스테리시스의 중심이 자계 제로에 대해 거의 대칭인 경우이다. (c)는 히스테리시스의 중심이 자계의 플러스 측으로 어긋나 있는 경우이다. 여기서, 도 7의 (a), (c)에 도시한 히스테리시스의 중심의 자계의 어긋남을, 오프셋 자계(Hoff)라고 칭한다.

도 2는, 도 1에 도시한 적층체로서, 예를 들면 터널 자기 저항 효과 소자를 적용한 경우의, 히스테리시스의 측정값의 일례이다. 도 2의 (a)는 자계-저항 특성, 도 2의 (b)는 전류 밀도-저항 특성을 도시하고 있다. 이 스핀 토크 자기 메모리의 소자에서는, 도 2에 도시된 바와 같이 저항이 높은 자화 반 평행(AP) 상태의 쪽이 안정된다. 이 때문에, 메모리 동작에 이용하는 자화 방향이 쌍안정된 상태는, 자계를 -200e 정도 인가하지 않으면 실현할 수 없다. 즉, 오프셋 자계는 -200e이다. 이 때문에, 이 터널 자기 저항 효과 소자에서 스핀 토크 자화 반전을 행하기 위해서는, 도 2의 (b)와 같이, -200e 정도의 자계의 인가가 불가결이다. -200e 정도의 자계 인가가 필요로 되는 현상은, 얇은 절연층(2)을 갖는 터널 자기 저항 효과 소자에서, 일반적으로 보여지는 현상이다.

따라서 본 발명에서는, 비트선을 흐르는 전류가 만드는 자계에 의해, Hoff를 캔슬하는 방법을 제안한다. 우선, 반 평행(AP) 자계 상태로부터 평행(P) 상태로의 자화 반전의 경우에는, 도 1의 (a)와 같이, 기입을 행하는 셀이 연결되어 있는 비트선에 대해, 대응하는 기입 드라이버로부터 가변 저항 소자(10)를 통하여 전압 V2를 인가하고, 또한 타단의 기입 드라이버로부터 가변 저항 소자(5)를 통하여 전압 V1을 인가하고, 또한 동시에 워드선의 기입 드라이버를 ON으로 하여 워드선을 승압하고, 스위칭 소자(4)를 ON으로 하고, 그 스위칭 소자(4)의 적층막(예를 들면 터널 자기 저항 효과 소자)과는 반대측의 일단에, 전압 V3에 인가한다. 이 경우, 비트선(6)의 좌측으로부터 우측으로 전류(7)가 흐르고(전류(7)의 화살표 방향), 또한 터널 자기 저항 효과 소자의 자유층(3)으로부터 고정층(1)에 전류가 흐르도록, V1 < V2, V2 > V3으로 되도록 전압의 값을 조절한다.

다음으로, 평행(P) 상태로부터 반 평행(AP) 상태로의 자화 반전의 경우에는, 도 1의 (b)와 같이, 비트선(6)의 좌측으로부터 우측으로 전류(7)가 흐르도록(전류(7)의 화살표 방향) V1 < V2로 하고, 스위칭 소자(4)의 적층막(예를 들면 터널 자기 저항 효과 소자)과는 반대측의 일단에 거는 전압 V3의 값을 V2 > V3 > V1로 한다.

또한, 인가하는 전압(V1, V2, V3의 모두)의 값은, 적층막의 저항, 가변 저항 소자(5, 10)의 저항, 스위칭 소자(4)의 ON 저항, 스핀 토크 자화 반전의 임계 전류값, 및 Hoff의 값에 의해 변화한다.

도 2에 도시된 자계-저항 히스테리시스를 구비하는 터널 자기 저항 효과 소자에 대해, 설정 전압값의 일례를 나타낸다. 이 소자의 형상이 50×100㎚의 타원형인 경우, 임계 전류 밀도는 I ^- =-90A/㎠, I ⁺ =150A/㎠로 된다. 또한 -200e의 Hoff를 보정하기 위해서는, 자유층(3)이 비트선(6)으로부터 30㎚ 떨어진 장소에 설치하는 경우, 비트선(6)에 흘릴 전류(7)는 약 0.3㎃로 된다. 또한 터널 자기 저항 효과 소자의 P 상태의 저항은 0.6㏀, AP 상태의 저항은 1.0㏀이다.

따라서, 스위칭 소자(4)의 ON 저항이 1.1㏀이며, 전압 V1을 접지하는(V1=0) 경우를 생각하면, 터널 자기 저항 효과 소자에 -0.2㎃의 전류를 흘려 AP 상태로부터 P 상태로 스위칭하는 경우에는, V2-V3=0.44+0.5R2, V2=0.3R1+0.5R2(R1은 가변 저항 소자(5)의 저항, R2는 가변 저항 소자(10)의 저항)로 된다. 만약 V3=0V, 즉 스위칭 소자(4)의 일단을 접지하는 경우에는, R2=1㏀, R1=3.1㏀, V2=1.43V로 하면 된다. 반대로 +0.2㎃의 전류를 흘려 P 상태로부터 AP 상태로 스위칭하는 경우에는, V2=0.3R1+0.5R2, V3=0.44+0.3R1로 된다. 상기 AP 상태로부터 P 상태로의 스위칭의 경우와 마찬가지로 R2=1㏀, R1=3.1㏀으로 한 경우, V2=1.43V, V3=1.37V로 하면 된다.

이상은 도 1과 같이, 자기 저항 소자를 구성하는 막의 적층순이 스위칭 소자의 측으로부터, 고정층, 중간층, 자유층의 순서대로 적층되어 있는 경우의 예이다.

다음으로, 도 8에, 자기 저항 소자를 구성하는 막의 적층순이, 스위칭 소자의 측으로부터, 자유층(3), 중간층(2), 고정층(1)의 순서대로 적층되어 있는 경우를 도시한다. 여기서, 도 8의 (a)는 반 평행(AP) 상태로부터 평행(P) 상태로의 스위칭을 행하는 경우, 도 8의 (b)는 평행(P) 상태로부터 반 평행(AP) 상태로의 스위칭을 행하는 경우를 도시하고 있다. 도 1의 경우와 비교하여, 전류(8)의 방향이 반대로 되어 있는 것에 주의하길 바란다. 이 경우의 메모리의 동작은, 일반적으로 도 1의 경우와 동일하다. 한편, 전류의 방향이 반대로 되어 있으므로, 전압의 대소 관계는, 도 1의 경우와는 서로 다르다. 도 8의 메모리 소자에 관한 전압의 대소 관계에 대해, 이하에 설명한다.

우선, 반 평행(AP) 자계 상태로부터 평행(P) 상태로의 자화 반전의 경우에 는, 도 8의 (a)와 같이, 기입을 행하는 셀이 연결되어 있는 비트선에 대해, 대응하는 기입 드라이버로부터 가변 저항 소자(10)를 통하여 전압 V2를 인가하고, 또한 타단의 기입 드라이버로부터 가변 저항 소자(5)를 통하여 전압 V1을 인가하고, 또한 동시에 워드선의 기입 드라이버를 ON으로 하여 워드선을 승압하고, 스위칭 소자(4)를 ON으로 하고, 그 스위칭 소자(4)의 적층막(예를 들면 터널 자기 저항 효과 소자)과는 반대측의 일단에, 전압 V3에 인가한다. 이 경우, 비트선(6)의 좌측으로부터 우측으로 전류(7)가 흐르고(전류(7)의 화살표 방향), 또한 터널 자기 저항 효과 소자의 자유층(3)으로부터 고정층(1)에 전류가 흐르도록, V1 < V2, V2 > V3 > V1로 되도록 전압의 값을 조절한다.

다음으로, 평행(P) 상태로부터 반 평행(AP) 상태로의 자화 반전의 경우에는, 도 1의 (b)와 같이, 비트선(6)의 좌측으로부터 우측으로 전류(7)가 흐르도록(전류(7)의 화살표 방향) V1 < V2로 하고, 스위칭 소자(4)의 적층막(예를 들면 터널 자기 저항 효과 소자)과는 반대측의 일단에 거는 전압 V3의 값을 V2 > V3으로 한다.

이상 어떠한 경우라도, 전압의 값 V1, V2, V3 및 저항의 값 R1, R2는, 적층막의 AP 상태/P 상태의 저항의 값, 스위칭용 CMOS의 ON 저항의 값 및 Hoff에 따라서 설정할 필요가 있다. 이들 값은, 각 셀마다 몇 ％ 정도의 변동을 갖고 있다. 이 때문에, 메모리 전체에서, 전압의 값 및 저항을 어떻게 설정할지가, 중요하다.

이하, 도 3의 셀 어레이에서의 전압의 값 V1, V2, V3, 및 저항 R1, R2의 값의 설정 방법을 나타낸다. 이들 값은, 메모리 어레이 전체가 분할된 서브 어레이 마다 설정한다. 통상, 자기 저항 효과형 소자의 AP 상태, P 상태의 저항의 값, 스위칭용 CMOS의 ON 저항의 값 및 Hoff의 값은, 메모리를 생산할 때에 이용하는 웨이퍼 내의 장소에 의해 조금씩 변화하므로, 작은 면적을 차지하는 서브 어레이마다 이들 값을 설정하면 충분하다.

도 9는, 메모리 전체의 구성을 도시하는 개념도이다. 참조 부호 101은 메모리를 구성하는 서브 어레이이며, 통상 1∼64kb 정도의 셀로 이루어진다. 참조 부호 102는 정보가 기록되는 서브 어레이의 외측에 있는 기억 영역이며, 103은 외부의 컨트롤러의 명령에 기초하여, 서브 어레이에의 정보의 입력과 기억 영역에의 정보의 기입을 제어하는 I/O 컨트롤러이다.

구체적인 수순은 이하에 나타낸 바와 같다. 외부 컨트롤러로부터의 지정된 어드레스 정보에 의해, 컨트롤러(103)가 기입을 행하는 셀과 그것이 속하는 서브 어레이를 선택한다. 컨트롤러(103)를 통하여, 이하의 조작을 행한다. 우선 지정된 셀에 대해, V1을 그라운드, 즉 V1=0으로 한다. 이것은 기입 드라이버의 구성을 간단하게 하는 효과가 있다. 구체적으로는, 셀 기입 드라이버 회로의 일단을 오로지 접지하거나, 그라운드로 떨어뜨리면, 여분의 오프셋 회로 등이 불필요하게 되어, 회로 구성을 간이하게 할 수 있다.

AP 상태로부터 P 상태로 기입하는 경우, 우선 소스선을 접지한다(V3=0). 다음으로, 저항 제어 드라이버를 기동하여 비트선(38, 39)을 전압 V4, V5로 승압하고, 또한 V2에 전압을 공급하여 AP 상태로부터 P 상태로의 기입을 행한다. V2, V4, V5는, 미리 설계한 값으로 설정한다. 기입이 종료된 후, 각 셀의 저항을 읽어 내어 기입의 성공 확률을 구한다. 이를 V5를 바꾸면서 반복하고, 기입 확률이 최대로 되는 V5의 값을 결정하고, 메모리 외부에 구비된 기록 영역(기록부)(102)에 기록한다. 이에 의해, 최적의 R2의 값이 설정된다. 기입 확률이 충분하지 않은 경우에는, 기입 확률이 최대로 되는 V5의 값을 고정하고, V4를 변화시키면서 다시 기입의 성공 확률이 최대로 되는 R5를 찾고, 그 값을 기록 영역에 기록한다. 이에 의해, 최적의 R1의 값이 설정된다. 또한 필요하면, V4, V5를 상기 방법에 의해 결정된 값으로 고정하고, V2를 변화시키면서 기입의 성공 확률이 최대로 되는 값을 구해, 기록 영역(102)에 기록한다.

P 상태로부터 AP 상태로 기입하는 경우, 우선 V1=0으로 설정하고, 이미 AP 상태로부터 P 상태로의 기입 시에 이용한 V2, V4, V5의 값을 이용하고, 소스선(35)의 전압의 전압 V3을 바꾸면서, 기입 성공 확률이 예를 들면 최대로 되는 V3을 구하고, 각 서브 어레이(101)마다의 정보를 기록 영역(102)에 기록해 둔다.

이와 같이, 예를 들면 초기 검사 시에 이들 값을 메모리 어레이 외부의 기록 영역(기록부)(102)에 기록해 둠으로써, 초기 검사 이후의 기입 동작에서는, 기록 영역에 기록된 V1, V2, V3 및 저항 R1, R2를 참조하여 적절한 크기의 오프셋 자계를 소자에 인가할 수 있으므로, 신뢰성이 높은 기입 동작이 가능한 메모리 어레이를 실현할 수 있다.

이상의 수속에 의해, 각 서브 셀마다 자기 저항 효과형 소자의 저항, 가변 저항 소자(5, 10)(도 3의 가변 저항 소자(36, 37))의 저항, 스위칭 소자(4)(도 3의 CMOS 트랜지스터(33))의 ON 저항, 스핀 토크 자화 반전의 임계 전류값 및 Hoff의 값의 변동이 보정된 메모리 어레이를 구성할 수 있다.

도 4에, 적층막으로서 적용 가능한 자기 저항 효과 소자의 적층 구조를 도시한다. 도 4의 (a)에 도시한 자기 저항 효과형 소자는 기초층(41), 반 강자성층(42), 반 강자성층(42)으로부터의 교환 결합력에 의해 자화 방향을 한 방향으로 고정된 고정층(43), 절연 장벽층(44), 자화 방향이 스핀 토크 자화 반전에 의해 재기입되는 자유층(45) 및 캡층(46)으로 이루어지는 가장 기본적인 구성의 터널 자기 저항 효과막이다. 이 막 구성의 경우, 고정층(43)과 자유층(45)의 자화의 방향이 반대 방향(반 평행 상태)인 경우가 안정적으로 되기 쉽기 때문에, 도 7의 (a)와 같은 Hoff가 발생하기 쉬워, 본 발명은 메모리의 수율 향상에 매우 유효하다.

도 4의 (b)에 도시된 자기 저항 효과형 막은, 고정층이 중간막(48)을 사이에 두고, 서로 반 강자성 결합하고 있는 2개의 층(47, 49)으로 이루어지는 예이다. 이 경우 2개의 강자성층(47, 49)의 자화는 서로 반대 방향이므로, 강자성층(49)과 자유층(45)의 정자계 결합은 약해지고, 도 7의 (a)와 같은 Hoff의 값은 조금 작게 된다. 그러나, 다소의 Hoff가 발생하기 때문에, 본 발명은 메모리의 수율 향상에 유효하다.

도 4의 (c)에 도시된 자기 저항 효과형 막은, 도 4의 (b)의 자유층이 또한 중간층(51)을 사이에 두고 서로 반 강자성 결합하고 있는 2개의 층(50, 52)으로 이루어지는 예이다. 이 경우 강자성층(49, 50) 사이의 정자기 결합은 매우 약해지고, 도 7의 (b)와 같이 자장을 걸지 않고 스핀 토크 자화 반전이 가능하게 된다. 도 5는, 도 4의 (c)의 구조의 자유층을 이용한 터널 자기 저항 효과막을 이용한 메 모리 셀에서의 전류-저항 히스테리시스의 예이다. 자장 제로로 스핀 토크 자석화 반전을 실현할 수 있는 것을 알 수 있다.

도 1은 실시예 1의 스핀 토크 자기 메모리의 소자부의 구성도.

도 2는 적층체가 터널 자기 저항 효과 소자일 때의 히스테리시스 특성도.

도 3은 자기 메모리 어레이의 일례를 나타내는 구성도.

도 4는 자기 저항 효과형 소자의 일례를 나타내는 구성도.

도 5는 도 4의 (c)에 도시한 터널 자기 저항 효과형 소자의, 전류-저항 특성의 특성도.

도 6은 도 4의 (c)에 도시한 터널 자기 저항 효과형 소자의, 용이축 방향 자계-임계 전류의 관계를 나타내는 특성도.

도 7은 자기 저항 효과 소자의 자계-저항 히스테리시스의 모식도.

도 8은 실시예 1의 스핀 토크 자기 메모리의 소자부의 다른 구성도.

도 9는 메모리 전체의 구성도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 고정층

2 : 절연막

3 : 자유층

4 : 스위칭 소자

5, 10 : 가변 저항 소자

6 : 비트선

7 : 비트선을 흐르는 전류

8 : 터널 자기 저항 효과형 소자를 흐르는 전류

9 : 자계

31 : 단위 셀

32 : 자기 저항 효과형 소자

33 : CMOS 트랜지스터

34 : 소스선

35 : 워드선

36, 37 : 가변 저항 소자

38, 39 : 워드선

41 : 기초층

42 : 반자성층

43 : 고정층

44 : 절연 장벽층

45 : 자유층

46 : 캡층

47, 49, 50, 52 : 강자성층

48, 51 : 중간층

71 : 비트선을 흐르는 전류

72 : 자계