技术领域
[0001] 本揭露是关于在磁性随机存取记忆体(magnetic random access memory,MRAM)、自旋转移矩磁性随机存取记忆体(spin-torque MRAM)、以及其他自旋
电子装置中的磁性穿隧接面(magnetic tunnel junctions,MTJs)，且特别关于在制程步骤中保护MTJ
侧壁，此制程步骤包括沉积封装层以分隔相邻的MTJs，以及在互补式金属氧化物
半导体(CMOS)制程中常见的约400℃的高温
退火步骤。
背景技术
[0002] MTJ为MRAM、自旋转移矩MRAM、以及其他自旋电子装置中的关键元件，且包括一具有穿隧阻挡(tunnel barrier)层(例如形成于两个磁性层之间的金属氧化物)的堆叠，此穿隧阻挡层提供穿隧磁阻(tunneling magnetoresistive,TMR)效应。其中一个磁性层为自由层，作为感测层而因应外部
磁场来切换磁矩的方向，而第二层磁性层作为参考层而具有固定的磁矩。通过穿隧阻挡层(绝缘层)的
电阻随着自由层磁矩相对于参考层磁矩的相对方位而变化，从而提供代表自由层中的磁性状态的电
信号。在MRAM中，MTJ形成于顶部导体和底部导体之间。当
电流通过MTJ时，当自由层和参考层的磁化方向互相平行时，可检测到较低的电阻(Rp)，而当磁化方向反平行时可检测到较高的电阻。
磁阻效应比例(DRR)可表示为dR/Rp，其中dR为两种磁性状态之间的电阻差异。因MTJ元件通常嵌入在CMOS装置中，MTJ必须能承受在半导体制程中通常用来改善CMOS单元的品质的步骤中约400℃且持续30分钟的退火
温度。
[0003] 自旋转移矩(STT)MRAM的技术对于非挥发性记忆体的应用是理想的。然而，要实现与动态随机存取记忆体(Dynamic Random Access Memory,DRAM)匹配的100纳米以下的低临界尺寸(critical dimension)为一挑战。MTJs非常容易受到由蚀刻和沉积制程所诱发的侧壁损伤(化学性和物理性)的影响，且因CMOS制程所需的400℃退火温度而恶化。
[0004] 在STT-MRAM装置的制程中，MTJ纳米柱(nanopillar)通常借由在MTJ堆叠层中最上层的硬掩模层形成图案来定义，且接着实施一物理蚀刻(离子束蚀刻或IBE)或化学蚀刻(例如利用甲醇实施反应离子蚀刻(RIE))以将图案转移至MTJ堆叠，从而形成多个MTJ纳米柱，其每个都具有可用于先进装置的小于100纳米的临界尺寸。接着，沉积封装层以将每个MTJs彼此电性隔离。蚀刻与封装MTJ的制程流程为CMOS集成流程的关键部分，并且强烈地影响穿隧磁阻效应比例，尤其是当装置尺寸在100纳米以下时。
[0005] 被选择用来形成MTJ纳米柱周围的封装层的材料或制程必须满足几个标准。为了电性隔离相邻的MTJs，封装层必须为良好的介电材料。其次，穿隧阻挡层(例如MgO)通常吸湿性非常高，表示封装层需要为一有效的
水气阻挡(moisture barrier)。考量这两个需求，含有硅的介电层(例如氧化硅和氮化硅)已被证明为适合的封装层材料。
[0006] 随着MRAM装置的空间
密度增加，使得每个单位面积里拥有更高的装置数量，而相邻的MTJ纳米柱之间的物理间隙减少。因此，优选的封装层沉积方法是一种提供非常良好的间隙填充能
力的方法。换句话说，相较于遮蔽效应较严重的
物理气相沉积(PVD)，
化学气相沉积(CVD)或
原子层沉积(ALD)提供的高保形(conformal)涂布应更适合此种应用。
[0007] 根据将MRAM嵌入到CMOS的技术，封装材料需要能承受在400℃的温度暴露两小时或更长时间，并且也需要能在这些条件下保护MTJ侧壁。
[0008] 需要提供一封装层和制程，其符合前述的所有需求，特别是用于临界尺寸小于100纳米的最先进的记忆体装置。
发明内容
[0009] 本揭露的目的之一为借由在形成封装层时将MTJ侧壁对活性物种的暴露最小化，来实质上改善MTJ纳米柱的磁阻效应比例，其中此封装层将MTJ纳米柱彼此之间电性隔离。
[0010] 本揭露的第二个目的为提供一种材料，使第一个目的的封装方法可实行，且也满足将MRAM装置嵌入CMOS的技术上对热
稳定性、介电性、抗湿性以及间隙填充的需求。
[0011] 根据本揭露的一
实施例，这些目的可借由在基底上提供多个MTJ纳米柱来达成，举例来说，这些纳米柱可能为MRAM或STT-MRAM中的底部
电极层。相邻的MTJ纳米柱借由间隙来彼此分隔，其中每个间隙露出基底顶面的一部分。优选地，第一封装层为氮氧化硅(SiOxNY)，其中x和y皆>0，且借由
等离子体增强化学气相沉积(PECVD)方法将此第一封装层保形地沉积在基底上、多个MTJ纳米柱上以及纳米柱的侧壁上，以部分地填充间隙。在其他实施例中，执行原子层沉积(ALD)技术、CVD制程方法或PVD制程来沉积氮氧化硅层(以下用SiON表示)。之后，于第一封装层之上沉积第二封装层，其成分为Al2O3、SiO2或其他在本领域用于电性隔离相邻的MTJ纳米柱的氧化物、氮化物、氮氧化物或
碳氮化物，且完全填满间隙。接着，执行一化学机械
研磨(CMP)制程以移除第一和第二封装层的上部，使其顶表面与MTJ纳米柱的顶面共面。
[0012] 根据一实施例，一关键特征为利用PECVD制程沉积SiON层，包括一第一步骤，其中一氧化二氮(N2O):硅烷流速比例大于1:1且小于15:1。因此，实质上所有的N2O在形成SiON层的时候被消耗，使得含有
活性氧的物种对MTJ侧壁的攻击(attack)被最小化。此外，将流速比例维持在1:1以上可将SiON层中未反应硅烷的体积缩到最小。一惰性载流气体，包括Ar、Kr、He和Ne的其中一种或多种，也可在沉积SiON时供应进入PECVD沉积反应室以产生能够维持等离子体的气流。PECVD制程通常包括220℃至400℃的温度以及100至1500瓦特的射频功率以产生活性物种的等离子体，此等离子体结合形成MTJ纳米柱上的SiON层。
[0013] 在另一个实施例中，形成第一封装层的PECVD制程包括两个步骤，其中第一SiON层借由包括大于1:1且小于5:1的一氧化二氮(N2O):硅烷流速比例的PECVD步骤沉积在MTJ纳米柱上，且接着第二SiON层借由包括具有比第一一氧化二氮(N2O):硅烷流速比例还大的一氧化二氮(N2O):硅烷流速比例的PECVD步骤形成于第一SiON层之上，其流速比例优选地大于5:1，且小于15:1。在第一步骤完成后立即执行第二步骤，且两个步骤皆包含在反应室里产生等离子体的步骤，此步骤具有220℃至400℃的温度、一射频(RF)功率以及一惰性气体气流。如此一来，在形成第一SiON层的过程中，MTJ侧壁对活性氮化物与活性氧化物的暴露被最小化，且第一封装层中未反应的硅烷的浓度在沉积第二SiON层时被最小化。
[0014] 在形成所需要的第一封装层厚度之后开始PECVD制程的下一个步骤，其中执行N2O等离子体处理步骤。N2O等离子体处理步骤可在与沉积第一封装层步骤中的同一个制程反应室中执行。本揭露期望在第一时间区间结束以完成第一封装层的沉积之后，第一反应流速立即停止，而N2O流速及所形成的等离子体处理步骤则在第二时间区间中继续。N2O等离子体处理步骤有利于用来确保第一封装层中残留的硅烷已被消耗。此外，第一封装层被认为在第二步骤中变得更紧密，从而避免在后续沉积第二封装层的步骤中形成的活性物种穿过第一封装层且攻击MTJ侧壁。因为第一封装层只部分地填充相邻MTJs之间的间隙，所以利用第二封装层来完全地填充间隙。
[0015] 借由CMP制程平坦化第一和第二封装层之后，形成顶部电极层，使得顶部电极层中的
导线与记忆体阵列中的行或列中的每个MTJ纳米柱的顶面
接触。完成的记忆体结构可为MRAM、STT-MRAM或自旋电子装置，例如自旋力矩
振荡器(STO)。在STO装置中，举例来说，
基板可以是作为底部电极的主磁极层，并且顶部电极可为拖曳屏蔽(trailing shield)。
附图说明
[0016] 图1为根据本揭露的实施例绘示的具有形成在MTJ侧壁上的第一和第二封装层，且借由一PECVD制程沉积的记忆体结构的剖面图。
[0017] 图2为根据本揭露的第二实施例绘示的剖面图，其中将图1中的第一封装层
修改为具有两层SiON子层。
[0018] 图3为根据本揭露的实施例绘示的剖面图，其显示在蚀刻制程中利用掩模层形成MTJ纳米柱结构的步骤。
[0019] 图4为根据本揭露的实施例绘示利用PECVD制程在图3中部分形成的记忆体上沉积第一封装层之后的剖面图。
[0020] 图5为根据本揭露的实施例绘示在图4中部分形成的记忆体结构上沉积第二封装层以
覆盖多个MTJ纳米柱之后的剖面图。
[0021] 图6为根据本揭露的实施例绘示在图5的中间结构执行化学机械研磨(CMP)制程以在第二封装层上形成平坦顶面之后的剖面图。
[0022] 图7为根据本揭露的实施例绘示出图1的记忆体结构的俯视图，显示出以行和列的形式形成的MTJ纳米柱的阵列。
[0023] 图8为根据本揭露的实施例，将磁阻效应比例(DRR)以和MTJ尺寸相关的Rp函数来表示的图表，并且显示当形成第一封装层时所改善的效能。
具体实施方式
[0024] 本揭露关于一个包括SiON且邻接于MTJ纳米柱的改良封装层，且特别是关于沉积封装层的制程，此制程实质上将对MTJ侧壁的伤害最小化，且从而产生高磁阻效应比例，特别是临界尺寸为100纳米或更小的时候。MTJ纳米柱可在各种记忆体装置中形成，包括但不限于MRAM、自旋转移矩MRAM以及其他自旋电子装置，像是自旋力矩震荡器(STO)。在图片中，层的厚度为z轴方向，而每个层的平面在x轴和y轴方向形成。
[0025] 如前所述，封装材料(像是氧化硅和氮化硅)以良好的间隙填充方法来沉积，像是CVD，或者热要求较不严格的PECVD制程，以满足包括作为有效的水气阻挡、提供良好的介电性质、并具有400℃的
热稳定性等数个要求。然而，我们观察到沉积氧化硅及氮化硅的前驱物材料
反应性高且容易攻击MTJ侧壁。举例来说，氮化硅沉积使用硅烷和
氨，且我们发现MTJ对高反应性氨物种的暴露将显著地降低MTJ纳米柱的磁阻效应比例(DRR)。同样地，氧化硅沉积使用硅烷和一氧化二氮(N2O)，其中需要相对于硅烷来说非常大量的N2O。如此一来，MTJ侧壁容易被大量的含活性氧的物种氧化。
[0026] 虽然氮氧化硅也使用硅烷和N2O前驱物来沉积，我们发现相较于现有方法，借由限制N2O相对于硅烷的流速可显著地改善DRR，特别是当MTJ尺寸小于100纳米时。此外，N2O等离子体处理可接在SiON沉积之后，以确保实质上没有未反应硅烷残留在
薄膜中。一般认为当N2O/硅烷流速比例小于15:1的时候，未反应硅烷可能残留在SiON层中，且残留的硅烷在后续制程中与穿隧阻挡(例如MgO)反应，从而降低DRR。
[0027] 参照图1，显示本揭露的第一实施例，其中有一个包括多个MTJ纳米柱(以下称作MTJs)的记忆体装置，MTJ纳米柱包括分别具有侧壁11s1和11s2的MTJ 11a和MTJ 11b，且邻接于第一封装层12。MTJ 11a形成于底部电极10a与顶部电极14a之间，而MTJ 11b接触底部电极10a和顶部电极14b。第二封装层13形成于第一封装层之上，且填充相邻的MTJ纳米柱之间的大部分间隔(间隙)。第一及第二层12、13的堆叠被认为是封装层的双层配置，也称为
钝化(passivation)层。在MRAM或STT-MRAM实施例中，底部电极为沿着x轴延伸的线型，且顶部电极为沿着y轴方向延伸的线型。底部和顶部电极通常包括一种或多种金属或
合金，以确保良好的电导度以及抗氧化性。绝缘层15形成于第二封装层顶面13t的主要部分上。绝缘层中有一顶部电极层，包括顶部电极14a、14b。注意每个顶部电极的宽度w1可能比顶面11t1和11t2的宽度还大。换句话说，顶部电极的外部可覆盖在第一封装层上以及一部分的第二封装层上。
[0028] 应理解的是，通常有上百万个MTJ在基底上的记忆体阵列中以行与列的方式对齐，且每个MTJ都在底部电极和顶部电极之间形成。然而，为了简化图式，将图1中显示的MTJs数量限制在两个。MTJs可具有各种配置，但每个MTJ具有至少一个穿隧阻挡层形成于基底(未绘示)上的晶种层中，例如RL/穿隧阻挡/FL或FL/穿隧阻挡/RL堆叠中的参考层(RL)和自由层(FL)之间。
[0029] 第一封装层12不只接触MTJ侧壁11s1、11s2及其他未绘示的MTJ侧壁，也与底部电极的部分顶面邻接，像是底部电极10a的顶面10t中没有被MTJs覆盖的部分。优选地，第一封装层具有10至200埃的均匀(保形的)厚度。根据一方面，第一封装层为SiOXNY，其中每个x和y>0，且借由PECVD制程或类似者沉积，其将MTJ侧壁对活性氧物种的暴露最小化，且显著地减少SiON层中未反应硅烷的数量。
[0030] 在一优选的实施例中，第一封装层12借由在温度220℃至400℃的反应室中执行PECVD方法来沉积。PECVD制程可为「原位(in-situ)」的，因为其在用于蚀刻MTJ侧壁11s1、11s2的同一主机中执行。举例来说，主机可具有用于MTJ蚀刻制程的第一反应室，以及相邻的用于PECVD的第二反应室，其透过维持在惰性环境(inert atmosphere)下的追踪系统(track system)连接至第一反应室以去除氧气。此追踪系统在主机中将
晶圆(wafer)从一个反应室运送至另一个反应室。替代地，PECVD制程为非原位(ex-situ)，其中第一封装层的沉积在用于MTJ蚀刻制程的主机外面的不同机台中执行。虽然CVD制程可用来形成第一封装层，但CVD通常包含远高于400℃的温度，其可能损坏MTJ纳米柱中的一个或多个层。替代地，可选择PVD或ALD来沉积第一封装层。然而，前者通常无法提供所需的间隙填充能力，而ALD沉积速度较PECVD慢且可能非预期地延长产出时间(throughput time)。
[0031] 在一个优选的实施例中，PECVD制程以硅烷和一氧化二氮(N2O)的混合物作为反应物来执行。此外，一关键特征为提供至少1:1的N2O/硅烷流速比例，且优选地大于5:1但小于15:1。在一些实施例中，N2O流速维持在每分钟110至500标准毫升(sccm)以在3至60秒的期间中提供10至200埃厚度的SiON(第一封装层)。应理解的是，当N2O/硅烷流速比例为15:1或更大时，将在沉积的薄膜中形成大量的SiO2，且沉积过程中过量活性氧物种的浓度足够高以致于产生对MTJ侧壁造成严重攻击的
风险。在规定的流速比例范围中，实质上所有一氧化二氮都在形成SiON时被消耗，留下相对较少量的活性氧物种(如果有)来氧化MTJ侧壁。此外，在规定的流速范围中，残留在已沉积的SiON层中的未反应的硅烷量被最小化，以避免残留硅烷的后续反应所造成的威胁，其可能降低MTJ纳米柱中邻接的穿隧阻挡层的氧化态。因此，与采用在本文揭露的规定范围之外的N2O/硅烷流速比例的传统沉积制程相比，能改善被封装的MTJs的DRR。
[0032] 在图2中绘示的另一个实施例，第一封装层12包括两个SiON子层，每个借由不同的PECVD制程条件形成。第一PECVD步骤借由使用介于1:1及5:1之间的第一N2O:硅烷流速比例来沉积第一SiON子层12-1。当第一SiON层设置完成后，紧接着在同样的反应室中以第二N2O:硅烷流速比例执行第二PECVD步骤以沉积第二SiON子层12-2，其中第二N2O:硅烷流速比例大于第一N2O:硅烷流速比例，且优选地大于5:1流速比例，但N2O流速小于硅烷流速的15倍。两个PECVD步骤都以220℃至400℃的温度、一射频(RF)功率和除了N2O以及硅烷气流之外的惰性气体流来产生等离子体。第一和第二子层的结合厚度为10至200埃。第一子层具有Six1OY1Nz1组成，而第二子层具有Six2OY2NZ2组成，其中x1及x2分别为第一子层和第二子层的硅含量，且x1不等于x2。优选地，作为沉积第一SiON子层时使用高硅烷含量的混合气体的结果，x1大于x2。
[0033] 在达到所希望的第一封装层12的厚度之后，在相同的反应室中紧接着进行PECVD制程的第二步骤。特别是，硅烷流速将停止，而所有其他条件(包括温度、射频功率和N2O流速)从第一步骤开始额外维持3至20秒的时间。在一些实施例中，N2O等离子体处理步骤中的射频功率可能从第一步骤中的100瓦特下降到最小25瓦特。虽然未被理论限制，但在第二步骤期间，N2O等离子体被认为可有利地用于与第一封装层中残留的硅烷反应，以防止残留的硅烷与穿隧阻挡层的后续反应。并且，第一封装层被认为因N2O等离子体处理步骤而变的更紧密，从而在将第二封装层13沉积于第一封装层之上的后续步骤期间产生对于活性物种有更强的抗渗透(impervious)能力的阻挡。因此，具有更高密度的第一封装层可提供更好的保护效果来防止活性氧化物种与类似者对MTJ侧壁的攻击。
[0034] 在前述所有实施例中，用来沉积第一封装层12的PECVD制程包括100至1500瓦特的射频功率以及4至6托
耳(torr)的反应室压力。本揭露也预期添加例如Ar、Kr、Ne或He的惰性气体以运送硅烷及N2O前驱物进入反应室。制程中包括惰性载流气体的优点为提供足够的材料流量，以维持反应室内的等离子体。
[0035] 第二封装层13通常为金属氧化物、金属碳化物、金属氮化物、金属氮氧化物或金属碳氮化物，像是SiOvNw、AlOvNw、TiOvNw、SiCvNw或MgO，或上述材料的任何组合，其中v+w>0。第二封装层的厚度最大为约2000埃，且通常比第一封装层厚。在一些实施例中，第二封装层的沉积速率比第一封装层更快，并且可以用来填充相邻的MTJs之间在设置第一封装层之后留下的间隙。由于第二封装层具有比第一封装层更大的厚度，第二封装层通常填充相邻MTJ纳米柱之间的间隙的主要部分。
[0036] 参照图3，其绘示出在记忆体阵列中形成多个MTJs的制程。一光致
刻蚀剂层形成于MTJ堆叠层上，且被所熟知的
光刻技术
图案化以提供多个岛，包括各自具有宽度w的光致刻蚀剂岛30a、30b。随后，执行传统的反应离子蚀刻(RIE)、离子束蚀刻(IBE)、或化学蚀刻(RIE)和物理蚀刻(IBE)的组合RIBE以移除MTJ堆叠层中未被光致刻蚀剂岛保护的区域。要注意的是，光刻制程产生以行与列设置的光致刻蚀剂岛阵列，使得每个岛都作为一个蚀刻掩模。此外，RIE、IBE或RIBE可包括多个步骤，且在每个蚀刻掩模下产生MTJ侧壁。因此，MTJ 11a和MTJ 11b分别在岛30a和30b下方由侧壁11s1和11s2形成，且在MTJs的每一侧具有间隙
50，此间隙露出底部电极顶面10t的一部分。在示例性实施例中，RIE、IBE或RIBE制程形成非垂直侧壁11s1和11s2，使得每个MTJ在顶面10t处的底部都具有比w大的宽度。然而，根据MTJ的蚀刻条件，可产生大抵上垂直的侧壁。
[0037] 参照图4，利用传统制程移除光致刻蚀剂岛30a、30b。接着，根据前述的制程分别沉积第一封装层12在顶面10t和MTJs的阵列上，包括MTJ 11a和MTJ 11b的顶面11t1和11t2以及侧壁11s1和11s2。在优选的实施例中，PECVD沉积制程实质上保形，使得在MTJ顶面和MTJ侧壁上能形成具有均匀厚度的第一封装层。
[0038] 在图5中，绘示出以PECVD或CVD制程在图4中部分形成的记忆体结构中沉积第二封装层13在第一封装层12上方之后的样子。ALD或PVD方法可被选用于此步骤，但通常分别造成较长的沉积时间或较差的间隙填充能力。第二封装层的顶面具有基于MTJs 11a、11b上的多个最高点13t2以及大约在最高点之间的中间部分的多个最低点13t1的形貌。最低点在包括MTJs的顶面11t1、11t2的平面22-22上方的距离d>0。换句话说，第一和第二封装层完全填充相邻的MTJs 11、11b之间的间隙50。
[0039] 参照图6，执行所熟知的化学机械研磨(CMP)制程以移除具有双层配置的封装层的上部，使得部分形成的记忆体装置具有沿着平面22-22的顶面，包括第一封装层的顶面12t、第二封装层的顶面13t以及分别为MTJ 11a和MTJ 11b的顶面的11t1和11t2。在一些实施例中，最上层的MTJ层为具有顶面11t1或11t2的硬掩模(例如MnPt)。在其他的实施例中，举例来说，最上层的MTJ层为盖层，其成分为SiN、TiN、Ta、Ti、W或Ru的其中一种或多种，例如Ru/Ta/Ru配置。
[0040] 再参照图1中的第一实施例或图2中的第二实施例，接着实施
现有技术中所熟知的系列步骤，包括光致刻蚀剂图案化及用来形成顶部电极层的蚀刻制程，其中顶部电极层的绝缘层15内具有顶部电极14a、14b，顶部电极14a邻接于MTJ 11a的顶面，且顶部电极14b接触MTJ 11b的顶面。如前所述，举例来说，顶部电极层通常包括以平行线阵列形成的多个顶部电极，但示例性实施例中只显示两个顶部电极。绝缘层可为氧化硅或
铝，或在现有技术中使用的其他介电材料以电性隔离相邻的导电元件，且具有位于平面22-22的底面。
[0041] 参照图7，其绘示图1(或图2)中记忆体结构的俯视图。平面20-20示出撷取图1(或图2)中的剖面图的
位置。在示例性实施例中，另外的两个MTJs 11c、11d分别显示在第二底部电极10b和顶部电极14a、14b之间，顶部电极的宽度w1优选地大于MTJs 11a-11d的宽度w。并且，底部电极10a、10b在y轴方向的长度b通常大于MTJs的长度c。MTJs大抵上为圆形，其为圆形或椭圆形。在其他实施例中，MTJs可为多边形，像是正方形或矩形。
[0042] 参照图8，根据本揭露的实施例，进行一实验以展示沉积SiON第一封装层以保护邻接的MTJ纳米柱的步骤所达到的效能改善。于晶圆上制造一系列的圆形(图7中的w＝c)MTJ纳米柱，其中每个晶圆上的MTJ直径w为30至300纳米。使用第一组晶圆作为参考样品，以传统PECVD方法沉积厚度为200埃且由氧化硅制成的第一封装层，此方法利用260sccm的硅烷流速，3900sccm的N2O流速，以及300瓦特的射频功率以部分填充相邻MTJs之间的间隙。之后，沉积由氮化硅制成且厚度为2000埃的第二封装层以填充间隙。接着，执行CMP制程且形成具有绝缘层的顶部电极层，以产生相似于图1中所显示的记忆体结构。完成后的记忆体结构在DRR测量之前先于400℃退火。
[0043] 第二组晶圆具有与前述相同的MTJ系列尺寸，并且也作为参考样品，其处理流程类似于第一组晶圆，除了第一封装层为以传统PECVD方法沉积的厚度为200埃的氮化硅层。此方法使用220sccm的硅烷流速、75sccm的NH3流速、5000sccm的N2流速以及450瓦特的射频功率以部分填充相邻MTJs之间的间隙。
[0044] 最后，对于第三组晶圆以及相同的MTJ系列尺寸，依照第一和第二组晶圆的制程流程进行，除了第一封装层为SiON，且根据本揭露的实施例沉积。特别是，PECVD制程使用110sccm的硅烷流速、210sccm的N2O流速，3800sccm的He流速、5.5托耳的压力以及120瓦特的射频功率。每个用来在这三组晶圆中沉积第一封装层的PECVD制程都在400℃下执行。对于第三组晶圆，在沉积SiON第一封装层之后紧接着在400℃之下以2000sccm的N2O气流、4.8托耳的压力以及200瓦特的射频功率执行20秒的N2O等离子体处理。因此，三组中的每个晶圆都具有厚度为2000埃且以氮化硅形成于200埃的第一封装层上的第二封装层。使用Accretech UF300A针测器(prober)在25℃之下取得DRR测量结果。
[0045] 图8中的结果显示在具有氧化硅封装层的第一组晶圆上的MTJs 40系列展示最低的DRR值。在具有氮化硅封装层的第二组晶圆上的MTJs 41系列相较于第一组提供了大幅的改善。然而，具有根据本揭露的方法所沉积的SiOXNY第一封装层的第三组晶圆上的MTJs 42系列产生最高的DRR值，特别是MTJ尺寸接近并低于100纳米时，其对应于103至104欧姆的Rp值。
[0046] 由此揭露的PECVD制程所沉积的SiON封装层被预期可满足所有用于现有技术的记忆体结构的封装层的需求。除了具有出色的间隙填充能力之外，还具有低
介电常数，且能够作为有效的防潮层。第一封装层实质上没有残留的硅烷，且采用能够提升在形成第一及第二封装层时保护MTJ侧壁不受活性物种影响的功效的制程来沉积。
[0047] 尽管已参考本揭露的优选实施例而具体地示出及描述本揭露，但是本领域技术人员将理解，在不违背本揭露的精神和范围之下，可做各式各样形式和细节上的改变。
