对于需要图像拾取诸如数码相机、移动电话、蜂窝电话、普及性 数字装置诸如PDA’s(个人数字助理)、个人计算机、医疗装置以及诸 如此类的应用来说，CMOS图像传感器正在开始替代传统的CCD传 感器。优势在于，CMOS图像传感器是通过应用半导体器件诸如光电 二极管或诸如此类的目前的CMOS制造工艺，以低成本制造出来的。 此外，可以通过单一电源运行CMOS图像传感器，从而可以限制其 电源消耗使其小于CCD传感器的消耗，而且，可以容易地将CMOS 逻辑电路和类逻辑处理器件集成在传感器芯片内，从而可以使CMOS 图像传感器微型化。
当前的CMOS图像传感器包括CMOS有源像素传感器(APS)单 元阵列，用于收集光能并将其转换成可读电信号。每个APS单元包括 光敏元件，诸如光电二极管、光电栅或位于基片的掺杂区上且用于在 其下部分累积光电发生电荷的光电导体。读出电路与每个像素单元相 连并通常包括扩散区，用于在读出时接收来自光敏元件的电荷。通常， 这由具有与浮动扩散区电相连的栅极的晶体管器件完成。成像器也可 以包括具有转移栅极的晶体管，用于将来自光敏元件的电荷跨过沟道 转移到浮动扩散区，以及用于在电荷转移前将浮动扩散区重置到预定 的电荷水平。
如图1所示，典型的CMOS APS单元10包括受钉扎光电二极管 (pinned photodiode)20，该受钉扎光电二极管20具有掺杂p类型 的钉扎层18和下层的轻掺杂n型区17。通常，受钉扎二极管20形成 于p型基片15或p型外延层或具有比二极管钉扎层18的p型浓度低 的p阱表面层的顶部。大家知道，表面掺杂p型钉扎层18与基片15(或 p型外延层或p阱表面层)电接触。因此，光电二极管20具有电势相 同的两个p型区18和15，使得n型受掺杂区17在钉扎电压(Vp)下 被完全耗尽。即，表面钉扎层18与基片电接触。受钉扎光电二极管 被称作“受钉扎”是因为当光电二极管被完全耗尽时，光电二极管中的 电势被钉扎在固定值Vp。该受钉扎光电二极管的构造通过降低暗电 流(在黑暗环境下由像素输出的电流)改善了器件性能。然而，受钉扎 光电二极管的构造可能因电荷从光电二极管到浮动节点的不完全转 移而引起图像迟滞。
进一步如图1所示，光电二极管20的n型掺杂区17和p区18 在隔离区(例如浅槽隔离(STI)区40)和由薄分隔片结构23a，b环绕的 电荷转移晶体管栅极25之间间隔开来。浅槽隔离(STI)区40的位置紧 邻像素图像单元，用于将单元从邻近的像素单元隔离开。在运行中， 来自像素的光穿过电子在n型区17处聚集的二极管被向下聚焦在光 电二极管上。当通过将电压施加到包括(例如)位于薄电介质层60 上的n型掺杂多晶硅层70的转移栅极70上而运行(即启动)转移栅极 25时，光生电荷(photo-generated charge)24从电荷累积掺杂n型 掺杂区17经由转移器件沟道16被转移到浮动扩散区30，例如浮动“节 点”掺杂n+型。
图2描述了更早的现有技术CMOS APS单元10’，其已经将具 有自身为p型材料70a的部分和为n型70b的部分的栅极25’包含进 来。栅极的n型部分70b具有较低的Vt，栅极的p型部分70a具有 较高的Vt。通过使两者同时在栅极内存在，转移栅极具有将电子从光 电二极管拉伸到浮动扩散区的内建场。另外，在CMOS APS单元10’ 的设计中，已经注意到在阵列中，形成于浮动节点扩散区上的硅化物 接触区(未显示)的存在引起亮点缺陷泄漏问题。即，由于在上述扩散 区上形成的硅化物接触的额外存在，已经发现偶然像素看到硅化物 “尖值”，该“尖峰”在足够高的水平下泄漏电流，使得该像素不可见。 因此，为保证亮点量，硅化物已经被从CMOS成像器阵列除去。
图3A描述了具有从光电二极管表面被遮蔽的硅化物层的CMOS 成像器，这是由于当形成于转移栅极多晶硅和浮动扩散区上的硅化物 层80保留时，硅化物遮蔽了光。图3B说明了图3A的CMOS成像器 12，为了更加低的泄漏行为，该成像器12具有被从栅极多晶硅和浮 动扩散区除去的硅化物层18。
图3C说明了图2的CMOS成像器10’的顶视图，该成像器具有 被从光电二极管20、栅极多晶硅区70a、70b以及浮动扩散节点30 除去的硅化物表面层。
然而，糟糕的是，由于硅化物从具有含n和p区的转移栅极的 成像器缺失，与栅极内的内嵌二极管一起形成的每个CMOS APS单 元栅极多晶硅阻碍整个栅极相接触。即，仅与多晶硅栅极的n型或p 型一侧连接的接触将不会充分地与栅极多晶硅层的另一极性相连。这 在栅极的未接触部分导致时间对电压的依赖。即，如果与栅极的n型 部分进行接触，p型部分浮动；同样，如果与栅极的p型一侧进行接 触，n型部分浮动。如果接触直接形成于边界边缘上，从统计上看， 接触重叠允许其仅接触一侧。
因此，提供包括具有降低的(低)迟滞和暗电流并消除了亮尖峰泄 漏现象的新型APS单元结构的CMOS图像传感器阵列将是非常理想 的。

本发明总体涉及改进的半导体成像器件，具体地涉及可以利用标 准CMOS工艺制造的成像器件。
本发明旨在CMOS图像传感器，其中传感器包括光电探测区(例 如，光电二极管)；浮动扩散区；位于光电探测区和浮动扩散区之间的 转移栅极，转移栅极包括形成二极管的n和p型掺杂区；以及，将转 移栅极的n型和p型掺杂区进行电耦合的互连层(例如，硅化物结构)。
在本发明的实施例中，互连层包括硅化物并与多晶硅转移栅极的 p型区的至少一部分和n型区的一部分形成物理接触。硅化物层可以 位于整个或仅仅一部分多晶硅栅极宽度上，且硅化物不在扩散区(即， 光电二极管和浮动扩散区)上形成。
优选地，包括具有两个功函数(n型和p型栅极多晶硅)的转移栅 极器件的本发明CMOS成像器和硅化物带共同在光电二极管上对暗 电流表现出高的势垒，而对于低迟滞性能，在浮动扩散处提供了低势 垒。该硅化物带防止了二极管行为允许栅极的一侧或另一侧浮动到不 确定的电压。
因此，根据本发明的一个方面，提供了有源像素传感器(APS)单 元结构和制造方法。有源像素传感器(APS)单元结构包括：
由第一导电率类型材料形成的基片；
转移栅极器件，包括形成于基片上的栅极电介质层和形成于栅极 电介质层上的双功函数栅极导体层，双功函数栅极导体层包括由第一 导电率型材料形成的第一掺杂区和由第二导电率型材料形成的第二 掺杂区；
在紧邻转移栅极器件的第一掺杂区的基片表面或其下方形成的 感光器件，用于收集响应入射到其上的光的电荷载流子；
形成于紧邻转移栅极器件的第二掺杂区的基片表面且由第二导 电率型材料形成的扩散区，转移栅极器件形成使得电荷能够在感光器 件和扩散区之间转移的沟道区；以及
形成于双功函数栅极导体层顶部的硅化物结构，用于将转移栅极 器件的由第一导电率型材料形成的第一掺杂区与转移栅极器件的由 第二导电率型材料形成的第二掺杂区进行电耦合。
在一个实施例中，感光器件包括光电二极管，该光电二极管包括：
形成于基片表面下方且由第二导电率型材料形成的收集阱；以及
形成于基片表面上的收集阱顶部且由第一导电率型材料形成的 钉扎层。
在一个实施例中，基片、由第一导电率型材料形成的钉扎层以及 转移栅极器件的双功函数栅极导体层的第一掺杂区包含p型掺杂材 料，例如，硼或铟。由第二导电率型材料形成的收集阱、由第二导电 率型材料形成的浮动扩散区以及转移栅极的双功函数栅极导体层的 第二掺杂区包含n型掺杂材料，例如，磷、砷或锑。
此外，硅化物结构包括Ti、Ta、W、Co、Ni、Pt、Pd的硅化物 或其合金。
在一个实施例中，形成于双功函数栅极导体层上的用于将转移栅 极器件的由第一导电率型材料形成的第一掺杂区和由第二导电率型 材料形成的第二掺杂区进行电耦合的硅化物结构在面积尺寸上小于 双功函数栅极导体层的面积尺寸。
或者，形成于双功函数栅极导体层上的用于将转移栅极器件的由 第一导电率型材料形成的第一掺杂区和由第二导电率型材料形成的 第二掺杂区进行电耦合的硅化物结构，仅仅在长度尺寸上比双功函数 栅极导体层的长度降低了。
倘若转移栅极器件限定了导电沟道区域，在该区域使得电荷能够 在收集阱和位于转移栅极器件下方的浮动扩散区之间转移，在进一步 的其他实施例中，硅化物结构形成于双功函数栅极导体层顶部，用于 将转移栅极器件的由第一导电率型材料形成的第一掺杂区和由第二 导电率型材料形成的第二掺杂区在限定导电沟道区的区域外进行电 耦合。
优势在于，本发明的教导可以适用于具有双极性的器件(即，n 型光电二极管和p型钉扎层)和nFETS，也适用于p型光电二极管和 具有pFETs的n型钉扎层。
附图说明
考虑到结合附图的下列详细描述，本发明的目的、特征和优势对 于本领域的技术人员将是显而易见的，其中：
图1描述了根据现有技术的用于图像传感器的CMOS有源像素 传感器(APS)单元10；
图2通过横截面图说明了根据现有技术的具有含内嵌二极管(例 如pn结)的栅极多晶硅层的CMOS有源像素传感器(APS)单元10’。
图3A和3B通过横截面图说明了根据现有技术的CMOS有源像 素传感器(APS)单元12，其具有从光电二极管除去的硅化物接触区(图 3A)并具有从栅极多晶硅层和浮动扩散层除去的硅化物表面层接触区 (图3B)。
图3C说明了图2的CMOS成像器10’的顶视图，该成像器10’ 具有从光电二极管20、栅极多晶硅区70a、70b和浮动扩散节点30 除去的硅化物表面层。
图4通过横截面图说明了根据本发明第一实施例的CMOS APS 单元100，该CMOS APS单元100具有从光电二极管和浮动节点扩散 区除去的硅化物接触区并具有形成于用于改善栅极势垒ac特性的栅 极多晶硅上的部分导电带；
图5A通过顶视图说明了根据图4中所示的本发明的实施例形成 的CMOS APS单元100；
图5B通过顶视图说明了根据图4中所示的本发明的实施例的第 一变型形成的CMOS APS单元100’；
图5C通过顶视图说明了根据图4中所示的本发明的实施例的第 二变型形成的CMOS APS单元100”；
图5D通过顶视图说明了根据图4中所示的本发明的实施例的第 三变型形成的CMOS APS单元100”’；
图6是执行具有根据本发明形成的CMOS有源像素传感器(APS) 单元的图像传感器的照相器件的侧面图。

在详细描述本发明之前，有指导意义的是注意本发明优选用于 (但不限于)CMOS有源像素传感器。有源像素传感器(APS)指像素 内的有源电元件，而不是起开关作用的晶体管。例如，浮动扩散或放 大器是有源元件。CMOS指补偿性金属氧化物硅型电元件诸如与像素 有关联但通常不在像素内、并且在晶体管的源/漏为一种掺杂类型而其 成对的晶体管是相反的掺杂类型时形成的晶体管。CMOS器件包括一 些优点，其中一条是其耗能较低。
图4通过横截面图说明了根据本发明第一实施例的包含感光器 件(例如，光电二极管200)以及含硅(例如多晶硅)的转移栅极125 的线CMOS成像器APS 100的背面末端。多晶硅转移栅极125包括 形成二极管的阳极(p型掺杂)区和接邻的阴极(n型掺杂)区。在一个非 限制性的实例中，多晶硅转移栅极125包括肖特基二极管。此外，如 图4所示，导电结构，例如部分硅化物“带”190，形成于具有后续将 更加详细描述的用于改善栅极势垒ac特性的p型175a和n型175b 部分的多晶硅栅极的表面上。如图4所示，部分硅化物带层190与多 晶硅栅极125的p型掺杂175a和n型掺杂175b部分电连接。此外， 如图4所示，部分硅化物“带”层190具有形成于离栅极边界一定距离 处的边缘，即，硅化物带190从多晶硅栅极层的各自边缘171、172 被插入一定距离，例如距离d1和d2。所形成的硅化物带的上述被插 入的距离d1和d2不需要相等，即，只要硅化物带190将p型部分175a 到n型部分175b电短路，带只位于多晶硅宽度的一部分上形成。因 此，如图5A的顶视图所示，硅化物带190形成于多晶硅宽度的一部 分的顶部。应当理解在优选实施例中，硅化物带190被保持远离扩散 区130。
尽管未被显示，但是现在描述用于生产图4中所示的CMOS成 像器APS 100结构的一个实例方法。应当理解可以使用其他技术形成 具有本领域中所知的二极管结构(即，接邻的p型和n型栅极多晶硅 区)的转移栅极。器件100形成于基片15上，基片15可以是包括(例 如)Si、SiGe、SiC、SiGeC、GaAs、InP、InAs和其他半导体或层 状的半导体诸如绝缘体上硅(SOI)、绝缘体上SiC(SiCOI)或绝缘体上 锗化硅(SGOI)的体半导体。出于描述的目的，基片15是由第一导电 率型材料(例如，轻掺杂有p型掺杂材料诸如硼或铟(第III-V族半导 体铍或镁))形成的含硅半导体基片，其标准浓度范围在例如1x1014到 1x1016cm-3之间。接下来，通过标准沉积/生长技术在将形成最终转移 栅极电介质的基片15的顶部形成电介质材料层60。可以形成厚度范 围在(例如)到范围内的电介质层，并且可以含有包括(但 不限于)：氧化物(例如，SiO2)、氮化物(例如，硅氮化物)、氧氮化物 (例如，硅氧氮化物)、N2O、NO、ZrO2或其他诸如此类的材料的适当 的栅极电介质材料。在一个实施例中，栅极电介质60由氧化物(例 如，SiO2、HfO2、ZrO2、AI2O3、TiO2、La2O3、SrTiO3、LaAlO3及 其混合物)构成。利用传统的热氧化或通过适当的沉积工艺诸如化学 气相沉积、等离子辅助化学气相沉积、原子层沉积(ALD)、蒸镀、反 应溅镀、化学溶液沉积以及其他诸如此类沉积工艺，在含Si半导体基 片15的表面上形成电介质层60。也可以利用以上工艺的任何组合形 成栅极电介质16。尽管未显示，应当理解电介质层可以包括电介质材 料的叠层。
接下来，利用包括，但不限于：CVD、等离子辅助CVD、溅镀、 电镀、蒸镀以及其他诸如此类沉积工艺(例如，低压CVD)的传统沉积 工艺，可以在电介质层60顶部形成含硅层，例如多晶硅。可以形成 厚度范围在大约到之间的多晶硅层，但可以在该范围以外。 或者，含硅层可以包括多晶硅层的叠层。然后，通过光刻工艺形成转 移栅极125，例如，在多晶硅层上涂敷掩模，例如光刻胶层，并涂敷 经图形化的用以限定栅极区的掩模，例如测定将形成的转移栅极的有 效沟道长度的长度，然后将光刻胶显影并进行刻蚀工艺。基本上，在 光刻胶掩模内提供刻蚀窗口，其尺寸和形状大致限定了将要形成的栅 极区域的横向尺寸和形状。然后，进行一个或多个刻蚀工艺，例如反 应离子刻蚀(RIE)工艺，经过最优化保证多晶硅层和电介质层60或电 介质层叠层的适当刻蚀，从而得到转移栅极结构。
当在栅极电介质层上形成包括固有多晶硅层的转移栅极结构后， 进行后续的掩模沉积工艺覆盖转移栅极结构的一部分和离子注入工 艺，以将具有第二导电率类型的掺杂材料(例如n型掺杂材料诸如磷、 砷或锑)注入多晶硅层以形成n型掺杂的栅极多晶硅部分175b。可以 注入n型掺杂材料以得到范围在1x1017cm-3至1x1020cm-3之间的剂量 浓度。类似地，利用后续的掩膜沉积工艺覆盖剩余部分，即转移栅极 结构的另一侧，进行离子注入工艺将具有第一导电率类型掺杂材料 (例如p型掺杂材料诸如硼或嫁或铟)的注入多晶硅层以形成如图4 中所示的p型掺杂栅极多晶硅部分175a。可以注入p型掺杂材料以在 栅极多晶硅内获得范围在1x1017cm-3至1x1020cm-3之间的剂量浓度。 或者，在芯片内的其他地方进行上述注入的同时，利用在工艺中已经 出现的注入，通过适当的使用上述注入掩模，可以获得多晶硅的掺杂。 (一个实例将是源漏注入和掩模，但其他的也是可行的。)
应当指出在所描述的方法的变型中，可以根据原位掺杂沉积工艺 或沉积(例如，CVD、等离子辅助等)将原位n型、p型掺杂的或n型 和p型多晶硅材料沉积在栅极电介质层60的顶部。例如，在栅极电 介质不能承受后续的高温退火时，可以使用原位掺杂沉积工艺，而在 栅极电介质为可以承受上述高温退火的材料时可以使用离子注入和 退火。
在进一步的可选步骤中，可以通过在本领域中众所周知的传统沉 积工艺在转移栅极的任一侧上形成栅极侧壁分隔片(未显示)，并且该 分隔片可以包括随后通过RIE或其他诸如此类的刻蚀工艺刻蚀的任 何传统的氧化物或氮化物(例如，Si3N4)，或氧化物/氮化物。分隔片的 厚度可以变化，但是通常它们具有从大约5nm到大约150nm的厚度。
在可任选地形成转移栅极侧壁分隔片之后，进行下一个步骤以提 供光电二极管钉扎区180。该步骤包括形成光刻胶层(未显示)图形， 并根据本领域已知的技术产生离子注入掩模，以形成与栅极边缘大致 上符合或尽可能接近给定的对准公差的掩模边缘，以在栅极边缘和所 形成的隔离区(例如，STI区)(未显示)之间的区域提供开口，此处 将形成光电二极管的电荷累积区。该开口允许p型掺杂材料(例如， 硼)的离子以足够形成如图4中所示的p型掺杂钉扎区180的浓度注 入。可以将该钉扎区180形成到间隔片的边缘(未显示)。然后，以范 围在1x1017和1x1019cm-3之间的剂量浓度离子注入激活p型掺杂材料。 应当理解的是，或者，可以通过其他已知的技术形成p型钉扎光电二 极管表面层180。例如，可以通过气源等离子掺杂工艺或通过从沉积 于将形成光电二极管的区域上的原位受掺杂层或受掺杂的氧化物层 扩散p型掺杂而形成p型表面层180。
然后进行进一步的步骤来将n型掺杂剂离子注入在光电二极管 元件200的基片表面的p型掺杂区180下方。潜在地，在注入p型材 料形成钉扎区时，可以使用相同的离子注入掩模，进行离子注入工艺 以注入具有第二导电率类型的掺杂材料，例如，n型掺杂材料，诸如 磷、砷或锑，以在被离子注入的p型钉扎层180下方形成电荷收集层。 以更高的能级注入n型掺杂材料，以形成如图4中所示的光电二极管 190的n型掺杂区170。可以以范围在1x1016和1x1018cm-3之间的剂 量浓度离子注入激活的n型掺杂材料。如图4中所示，可以通过多次 注入形成用于收集光生电子(photo-generated electron)的光敏电荷 储存区170，以适当调整n型区170的外形。
除了形成光电二极管200外，在转移栅极的另一侧进行了形成n 型浮动扩散区130的附加步骤。该步骤包括根据本领域已知的技术形 成光刻胶层并对离子注入掩模进行图形化和刻蚀，以形成与栅极边缘 大致上符合或尽可能接近给定的对准公差的掩模边缘，以便以足够形 成图4中所示的n+型掺杂浮动扩散区130的浓度或直到栅极侧壁间隔 片(未显示)的边缘，提供允许n型掺杂材料(诸如磷、砷或锑)注入 的开口。在浮动扩散区以范围在1x1018和1x1020之间的剂量浓度离子 注入激活n+型掺杂材料。作为上述离子注入步骤的结果，也可以在被 掺杂的转移栅极多晶硅层175b部分额外地注入n型掺杂材料。
然后根据本发明进行自对准硅化物工艺以消耗多晶硅栅极125 形成金属硅化物带190，如图5A-5D所示。
自对准硅化物工艺的第一步包括利用众所周知的沉积技术在p 型掺杂的175a和n型掺杂的175b多晶硅栅极层上，首先形成表层绝 缘覆盖层。例如，利用沉积工艺(例如，物理气相沉积或化学气相沉 积)在多晶硅栅极层175a，b的顶部形成电介质覆盖层。电介质覆盖层 可以是氧化物、氮化物、氧氮化物或其任何组合。在一个实施例中， 使用了氮化物，例如，Si3N4作为电介质覆盖层。电介质覆盖层的厚度， 即，高度，可以在大约20nm到大约180nm范围内变动。
然后，利用典型的光刻步骤，即，在覆盖(例如，氮化物)电介 质层上形成经图形化的光刻胶掩模，刻蚀了一个区域，该区域勾画出 将要形成的硅化物带的轮廓。光刻步骤包括将光刻胶涂敷到电介质覆 盖层的上表面，从而将光刻胶暴露到射线的理想图案，并利用传统的 光刻胶显影机对已曝光的光刻胶进行显影。然后，利用一个或多个干 法刻蚀步骤将光刻胶内的图案转移给电介质覆盖层，从而使位于下方 的多晶硅栅极层暴露出来，尤其是，在电介质覆盖层内开窗口以将已 暴露的下方的多晶硅层内被掺杂区域175a，b的相邻部分暴露出来。根 据本发明，理想的图案是诸如图5A-5D中所示的将形成的硅化物带 的面积和尺寸。因此，例如，如图5A中所示的本发明的顶视图中所 示，涂敷到位于上方的覆盖电介质(例如，氮化物)层(未显示)的光刻掩 模、显影和刻蚀工艺将导致位于下方的多晶硅层的暴露区195，其沿 栅极的长度方向从各自的栅极边缘171、172的每一个被插入距离d1 和d2，其中栅极将取决于硅化物接触的形成。在有些实施例中，在图 案已经被转移到电介质覆盖层内后，可以除去被图形化的光刻胶。
在形成被图形化的栅极的过程中，在本发明中可以使用的适当的 干法刻蚀工艺包括，但不限于：反应离子刻蚀、离子束刻蚀、等离子 刻蚀或激光烧蚀。
然后下一个步骤是在被刻蚀出的经过图形化的氮化物层内进行 沉积硅化物金属(未显示)，使得暴露出来的下方的多晶硅层被硅化物 金属填充。在形成硅化物带中所使用的金属包括能够与硅反应形成金 属硅化物的任何金属。上述金属的实例包括，但不限于：Ti、Ta、W、 Co、Mo、Ni、Pt、Pd或其合金。可以利用包括，例如，溅镀、化学 气相沉积、硅化物蒸发的物理气相沉积(PVD)、化学溶液沉积、电镀 以及诸如此类的任何传统的沉积工艺沉积金属。
在将硅化物金属沉积到用于限定硅化物带190尺寸的已暴露的 多晶硅区上之后，进行热退火工艺，以在结构中形成硅化物相；优选 地，硅化物代表了金属硅化物的最低电阻率相。利用本领域中众所周 知的导致硅化物金属与下方的多晶硅反应形成如图4所示的金属硅化 物层190的环境和温度进行退火。在一个实施例中，硅化物金属可以 包括Co，注意利用本领域中所知的两步退火工艺形成CoSi2。在本发 明的另一个实施例中，硅化物金属为Ni或Pt；利用单一退火步骤形 成NiSi和PtSi。然后，可以利用选择性湿法刻蚀步骤从结构除去任 何非反应硅化物金属。
在一个实施例中，晶片随后在氮气环境下在大约500℃到大约 800℃下被退火大约30秒，与多晶硅层175a，b的部分反应形成导电 硅化物带190。
在完成上述的发明的金属硅化物栅极加工之后，可以采用传统方 法，构建晶体管到晶体管以及晶体管到外接触的互连结构。
图5B通过顶视图说明了根据图5A中所示的本发明的实施例的 第一变型所形成的CMOS APS单元100’，其中利用此处所描述的工 艺形成硅化物带191，该硅化物带191具有从边界栅极的边缘形成插 入距离d1、d2的边缘，但被形成基本上在多晶硅的整个宽度上延伸。 因此，例如，根据图5A参照此处所描述的自对准硅化物工艺，如图 5B所示，涂敷到位于上方的覆盖电介质(例如，氮化物)层(未显示)的 光刻掩膜、显影和刻蚀工艺将导致位于下方的多晶硅层的暴露区196 的形成，其沿栅极的长度方向从各自栅极边缘171、172的每一个被 插入距离d1和d2，但延伸到多晶硅层宽度的两个边缘距离，例如， dw。
图5C通过顶视图说明了根据图5A所示的本发明的实施例的第 二变型形成的CMOS APS单元100”，其中利用此处所描述的工艺形 成硅化物带192，该硅化物带192具有从边界栅极的边缘形成插入距 离d1、d2的边缘，但延伸了多晶硅栅极的短距离。因此，例如，根据 图5A参照此处所描述的自对准硅化物工艺，如图5C所示，涂敷到 位于上方的覆盖电介质(例如，氮化物)层(未显示)的光刻掩膜、显影和 刻蚀工艺将导致位于下方的多晶硅层的暴露区197的形成，其沿栅极 的长度方向从各自栅极边缘171、172的每一个被插入距离d1和d2， 但(例如)仅延伸多晶硅栅极的短距离。
根据本发明的进一步的实施例，可以在多晶硅栅极的一部分上制 成CMOS成像器APS转移栅极的硅化物带，其中多晶硅栅极不直接 位于导电沟道上(即，只要n型和p型区在某处被带所短路)。图5D 通过顶视图说明了根据图5A所示的本发明的实施例的第三变型形成 的CMOS APS单元100”’，其中利用此处所描述的工艺形成硅化物带 193，该硅化物带193具有从边界栅极的边缘形成插入距离，并延伸 了多晶硅栅极的短距离。然而，带193被从用于限定转移器件的沟道 区域的栅极175a，b的上述部分偏离。即，硅化物带193形成于不直接 位于导电沟道上的多晶硅栅极的一部分上。因此，例如，根据图5A 参照此处所描述的自对准硅化物工艺，如图5D所示，涂敷到位于上 方的覆盖电介质(例如，氮化物)层(未显示)的光刻掩膜、显影和刻蚀工 艺将导致位于下方的多晶硅层的暴露区198的形成，其沿栅极的长度 方向从各自栅极边缘171、172的每一个被插入一定距离，并在不直 接位于器件沟道区域上的区域内(例如)仅延伸多晶硅栅极的短距离。
应当理解可以在所描述的硅化物接触结构附近执行用于将转移 栅极多晶硅的阳极175a和阴极175b部分电短路的任何导电结构。然 而，强制要求光电探测区和浮动扩散区是无硅化物的。
根据图5A-5D所示及此处所描述的结构的优点在于在用于降低 暗电流泄漏的光电二极管处存在着高势垒，且在较低迟滞的浮动扩散 区处存在低势垒。硅化物带防止二极管行为允许栅极的一侧或另一侧 浮动到不确定的电压。
参照图6，显示了照相器件300的侧面图，该照相器件300用于 执行具有根据图5A-5D中所描述的本发明的各自实施例而形成的 CMOS有源传感器(APS)单元100-100”’的成像传感器302。
尽管已经对被考虑为本发明优选实施例的内容做了显示和描述， 但是，当然将理解，在不偏离本发明精神实质的情况下，可以容易地 进行各种形式和细节的修改和变更。例如，尽管此处所描述的优选实 施例旨在n型光电二极管和p型钉扎层及nFETS，但是可以有利于将 本发明的原理应用到p型光电二极管和具有pFETs的n型钉扎层。 因此，本发明应当不限于所描述和示出的确切形式，而应当被构建成 覆盖可以落于附属权利要求范围内的所有修改。