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具有双外延层结构的CMOS图像 传感器及其制造方法

阅读：453发布：2020-05-12

专利汇可以提供具有双外延层结构的CMOS图像传感器及其制造方法专利检索，专利查询，专利分析的服务。并且本发明提供了一种具有双外延层结构的CMOS图像传感器及其制造方法。本发明的具有双外延层结构的CMOS图像传感器包括：依次层叠的P型重掺杂的衬底、第一层P型轻掺杂外延层和第二层P型轻掺杂外延层；其中，第一层P型轻掺杂外延层中形成有下部N阱和下部P阱，第二层P型轻掺杂外延层中形成有上部N阱和上部P阱；其中下部N阱和上部N阱位置对应并且邻接，下部P阱和上部P阱位置对应并且邻接。，下面是具有双外延层结构的CMOS图像传感器及其制造方法专利的具体信息内容。

权利要求

1.一种具有双外延层结构的CMOS图像传感器，其特征在于包括：依次层叠的P型重掺杂的衬底、第一层P型轻掺杂外延层和第二层P型轻掺杂外延层；其中，第一层P型轻掺杂外延层中形成有下部N阱和位于所述下部N阱两侧的下部P阱，所述下部N阱与一侧的下部P阱相接，与另一侧的下部P阱之间间隔有相应的区域，所述下部N阱和下部P阱是通过在形成所述第二层P型轻掺杂外延层之前，先后从所述第一层P型轻掺杂外延层的上表面进行离子注入而分别形成的，第二层P型轻掺杂外延层中形成有上部N阱和位于所述上部N阱两侧的上部P阱，所述上部N阱与一侧的上部P阱相接，与另一侧的上部P阱之间间隔有相应的区域，所述上部N阱和上部P阱是通过先后从所述第二层P型轻掺杂外延层的上表面进行离子注入而分别形成的；其中下部N阱和上部N阱位置对应并且相接，下部P阱和上部P阱位置对应并且相接。
2.根据权利要求1所述的具有双外延层结构的CMOS图像传感器，其特征在于，在第二层P型轻掺杂外延层上形成有CMOS图像传感器的转移管的栅极结构。
3.根据权利要求2所述的具有双外延层结构的CMOS图像传感器，其特征在于，所述栅极结构的一部分处于上部N阱上方，而且所述栅极结构的另一部分处于上部N阱和上部P阱之间的区域上方。
4.根据权利要求3所述的具有双外延层结构的CMOS图像传感器，其特征在于，所述栅极结构的所述另一部分的下方形成有漂浮点。
5.根据权利要求1或2所述的具有双外延层结构的CMOS图像传感器，其特征在于，上部N阱表面形成有CMOS图像传感器的光电二极管的钉扎层。
6.一种具有双外延层结构的CMOS图像传感器的制造方法，其特征在于包括：
第一步骤：在P型重掺杂的衬底上生长第一层P型轻掺杂外延层，随后在第一层P型轻掺杂外延层上沉积第一光刻胶层，利用掩模板以及光刻定义第一光刻胶层的图案，以便进行离子注入从而在第一层P型轻掺杂外延层中形成下部N阱，随后去除第一光刻胶层；
第二步骤：在第一层P型轻掺杂外延层上沉积第二光刻胶层，利用掩模板以及光刻定义第二光刻胶层的图案，以便在所述下部N阱两侧进行离子注入，从而在第一层P型轻掺杂外延层中形成位于所述下部N阱两侧的下部P阱，且所述下部N阱与一侧的下部P阱相接，与另一侧的下部P阱之间间隔有相应的区域，随后去除第二光刻胶层，
其中，所述下部N阱和下部P阱是通过先后从所述第一层P型轻掺杂外延层的上表面进行离子注入而分别形成的；
第三步骤：在第一层P型轻掺杂外延层上生长第二层P型轻掺杂外延层；
第四步骤：在第二层P型轻掺杂外延层上沉积第三光刻胶层，利用掩模板以及光刻定义第三光刻胶层的图案，以便进行离子注入从而在第二层P型轻掺杂外延层中形成上部N阱，随后去除第三光刻胶层，其中上部N阱与下部N阱相接；
第五步骤：在第二层P型轻掺杂外延层上沉积第四光刻胶层，利用掩模板以及光刻定义第四光刻胶层的图案，以便在所述上部N阱两侧进行离子注入，从而在第二层P型轻掺杂外延层中形成位于所述上部N阱两侧的上部P阱，且所述上部N阱与一侧的上部P阱相接，与另一侧的上部P阱之间间隔有相应的区域，随后去除第四光刻胶层，
其中，所述上部N阱和上部P阱是通过先后从所述第二层P型轻掺杂外延层的上表面进行离子注入而分别形成的，且上部P阱与下部P阱相接。
7.根据权利要求6所述的制造方法，其特征在于，P型重掺杂的衬底的掺杂浓度大于第一层P型轻掺杂外延层的掺杂浓度，P型重掺杂的衬底的掺杂浓度等于第二层P型轻掺杂外延层的掺杂浓度。
8.根据权利要求6所述的制造方法，其特征在于，第三光刻胶层的图案对应于第一光刻胶层的图案。
9.根据权利要求6所述的制造方法，其特征在于，第四光刻胶层的图案对应于第二光刻胶层的图案。

说明书全文

具有双外延层结构的CMOS图像 传感器及其制造方法

技术领域

[0001] 本发明涉及半导体制造领域，具体涉及CMOS图像传感器制造领域；更具体地说，本发明涉及一种具有双外延层结构的CMOS图像传感器及其制造方法。

背景技术

[0002] CMOS图像传感器(CIS)由于其制造工艺和现有的集成电路制造工艺兼容，同时其性能上比原有的电荷耦合器件CCD相比有很多优点。CMOS图像传感器可以将驱动电路和像素集成在一起，简化了硬件设计，同时也降低了系统的功耗。CIS由于在采集光信号的同时就可以取出电信号，还能实时处理图像信息，速度比CCD图像传感器快。CMOS图像传感器还具有价格便宜，带宽较大，防模糊，访问的灵活性和较大的填充系数的优点。

[0003] CMOS图像传感器中，通常为了得到较大的满阱电容，光电二极管(PD)区域会采用高能N型离子注入形成深N阱区域，同时为了较好的进行隔离以及大满阱电容，其周围会进行高能P型离子注入形成深P阱。当今社会需要越来越小尺寸的器件，这两次高能离子注入时，需要采用较厚的光刻胶挡住非注入区域，由于注入区域小，光刻胶厚，会导致光刻胶刻蚀后，离子注入前发生倒胶，从而影响深N阱以及深P阱的形成。同时在光电二极管区域，界面缺陷以及晶格缺陷会严重影响到CIS的暗电流以及白点等，从而影响到图像质量。而高能量的离子注入会带来严重的界面缺陷以及晶格缺陷。

发明内容

[0004] 本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种具有双外延层结构的CMOS图像传感器及其制造方法，能够在不增加掩模板的情况下通过采用两次外延层的方式改善高能离子注入所带来的倒胶问题，并且能够改善高能离子注入所带来的界面缺陷与晶格缺陷，从而改善CIS的图像质量。

[0005] 为了实现上述技术目的，根据本发明，提供了一种具有双外延层结构的CMOS图像传感器，包括：依次层叠的P型重掺杂的衬底、第一层P型轻掺杂外延层和第二层P型轻掺杂外延层；其中，第一层P型轻掺杂外延层中形成有下部N阱和下部P阱，第二层P型轻掺杂外延层中形成有上部N阱和上部P阱；其中下部N阱和上部N阱位置对应并且邻接，下部P阱和上部P阱位置对应并且邻接。

[0006] 优选地，在第二层P型轻掺杂外延层上形成有CMOS图像传感器的转移管的栅极结构。

[0007] 优选地，所述栅极结构的一部分处于上部N阱上方，而且所述栅极结构的另一部分处于上部N阱和上部P阱之间的区域上方。

[0008] 优选地，所述栅极结构的所述另一部分的下方形成有漂浮点。

[0009] 优选地，上部N阱表面形成有CMOS图像传感器的光电二极管的钉扎层。

[0010] 为了实现上述技术目的，根据本发明，还提供了一种具有双外延层结构的CMOS图像传感器的制造方法，包括：

[0011] 第一步骤：在P型重掺杂的衬底上生长第一层P型轻掺杂外延层，随后在第一层P型轻掺杂外延层上沉积第一光刻胶层，利用掩模板以及光刻定义第一光刻胶层的图案，以便进行离子注入从而在第一层P型轻掺杂外延层中形成下部N阱，随后去除第一光刻胶层；

[0012] 第二步骤：在第一层P型轻掺杂外延层上沉积第二光刻胶层，利用掩模板以及光刻定义第二光刻胶层的图案，以便进行离子注入从而在第一层P型轻掺杂外延层中形成下部P阱，随后去除第二光刻胶层；

[0013] 第三步骤：在第一层P型轻掺杂外延层上生长第二层P型轻掺杂外延层；

[0014] 第四步骤：在第二层P型轻掺杂外延层上沉积第三光刻胶层，利用掩模板以及光刻定义第三光刻胶层的图案，以便进行离子注入从而在第二层P型轻掺杂外延层中形成上部N阱，随后去除第三光刻胶层；

[0015] 第五步骤：在第二层P型轻掺杂外延层上沉积第四光刻胶层，利用掩模板以及光刻定义第四光刻胶层的图案，以便进行离子注入从而在第二层P型轻掺杂外延层中形成上部P阱，随后去除第四光刻胶层。

[0016] 优选地，第一层P型重掺杂的衬底的掺杂浓度大于第一层P型轻掺杂外延层的掺杂浓度，第一层P型重掺杂的衬底的掺杂浓度等于第二层P型轻掺杂外延层的掺杂浓度。

[0017] 优选地，第三光刻胶层的图案对应于第一光刻胶层的图案。

[0018] 优选地，第四光刻胶层的图案对应于第二光刻胶层的图案。

[0019] 优选地，上部N阱与下部N阱相接，上部P阱与下部P阱相接。

[0020] 由此，本发明提供了一种具有双外延层结构的CMOS图像传感器及其制造方法，能够在不增加掩模板的情况下通过采用两次外延层的方式改善高能离子注入所带来的倒胶问题，并且能够改善高能离子注入所带来的界面缺陷与晶格缺陷，从而改善CIS的图像质量。附图说明

[0021] 结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

[0022] 图1示意性地示出了根据本发明优选实施例的具有双外延层结构的CMOS图像传感器的截面结构图。

[0023] 图2示意性地示出了根据本发明优选实施例的具有双外延层结构的CMOS图像传感器的制造方法的第一步骤。

[0024] 图3示意性地示出了根据本发明优选实施例的具有双外延层结构的CMOS图像传感器的制造方法的第二步骤。

[0025] 图4示意性地示出了根据本发明优选实施例的具有双外延层结构的CMOS图像传感器的制造方法的第三步骤。

[0026] 图5示意性地示出了根据本发明优选实施例的具有双外延层结构的CMOS图像传感器的制造方法的第四步骤。

[0027] 图6示意性地示出了根据本发明优选实施例的具有双外延层结构的CMOS图像传感器的制造方法的第五步骤。

[0028] 需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

[0029] 为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

[0030] 在传统的CIS像素单元中转移管与光电二极管结构中，深N阱与深P阱决定了像素单元满阱容量。这两次高能离子注入时，由于注入能量较高，需要采用较厚的光刻胶挡住非注入区域。当今社会需要越来越小尺寸的器件，因此由于注入区域小，光刻胶厚，会导致光刻胶刻蚀后，离子注入前发生倒胶，从而影响深N阱以及深P阱的形成。当3倍的光刻胶间距小于光刻胶高度时，比较容易发生。同时在光电二极管区域，界面缺陷以及晶格缺陷会严重影响到CIS的暗电流以及白点等，从而影响到图像质量。而高能量的离子注入会带来严重的界面缺陷以及晶格缺陷。

[0031] <具有双外延层结构的CMOS图像传感器>

[0032] 图1示意性地示出了根据本发明优选实施例的具有双外延层结构的CMOS图像传感器的截面结构图。

[0033] 如图1所示，根据本发明优选实施例的具有双外延层结构的CMOS图像传感器包括：依次层叠的P型重掺杂的衬底100、第一层P型轻掺杂外延层200和第二层P型轻掺杂外延层
600；其中，第一层P型轻掺杂外延层200中形成有下部N阱310和下部P阱500，第二层P型轻掺杂外延层600中形成有上部N阱800和上部P阱910；其中下部N阱310和上部N阱800位置对应并且邻接，下部P阱500和上部P阱910位置对应并且邻接。

[0034] 而且，在第二层P型轻掺杂外延层600上形成有CMOS图像传感器的转移管的栅极结构，所述栅极结构的一部分处于上部N阱800上方，而且所述栅极结构的另一部分处于上部N阱800和上部P阱910之间的区域上方。

[0035] 而且，所述栅极结构的所述另一部分的下方形成有漂浮点。

[0036] 而且上部N阱800表面形成有CMOS图像传感器的光电二极管的钉扎层。

[0037] <具有双外延层结构的CMOS图像传感器的制造方法>

[0038] 图4至图6示意性地示出了根据本发明优选实施例的具有双外延层结构的CMOS图像传感器的制造方法的各个步骤。

[0039] 如图4至图6所示，根据本发明优选实施例的具有双外延层结构的CMOS图像传感器的制造方法包括：

[0040] 第一步骤：在P型重掺杂的衬底100上生长第一层P型轻掺杂外延层200，随后在第一层P型轻掺杂外延层200上沉积第一光刻胶层300，利用掩模板以及光刻定义第一光刻胶层300的图案(对应于注入区域)，以便进行离子注入从而在第一层P型轻掺杂外延层200中形成下部N阱310，随后去除第一光刻胶层300；

[0041] 其中，第一层P型重掺杂的衬底100的掺杂浓度大于第一层P型轻掺杂外延层200的掺杂浓度。

[0042] 第二步骤：在第一层P型轻掺杂外延层200上沉积第二光刻胶层400，利用掩模板以及光刻定义第二光刻胶层400的图案，以便进行离子注入从而在第一层P型轻掺杂外延层200中形成下部P阱500，随后去除第二光刻胶层400；

[0043] 第三步骤：在第一层P型轻掺杂外延层200上生长第二层P型轻掺杂外延层600；

[0044] 优选地，第一层P型重掺杂的衬底100的掺杂浓度等于第二层P型轻掺杂外延层600的掺杂浓度。

[0045] 第四步骤：在第二层P型轻掺杂外延层600上沉积第三光刻胶层700，利用掩模板以及光刻定义第三光刻胶层700的图案，以便进行离子注入从而在第二层P型轻掺杂外延层600中形成上部N阱800，随后去除第三光刻胶层700；

[0046] 其中，第三光刻胶层700的图案对应于第一光刻胶层300的图案。

[0047] 其中，上部N阱800与下部N阱310相接。

[0048] 第五步骤：在第二层P型轻掺杂外延层600上沉积第四光刻胶层900，利用掩模板以及光刻定义第四光刻胶层900的图案，以便进行离子注入从而在第二层P型轻掺杂外延层600中形成上部P阱910，随后去除第四光刻胶层900。

[0049] 其中，第四光刻胶层900的图案对应于第二光刻胶层400的图案。

[0050] 其中，上部P阱910与下部P阱500相接。

[0051] 本发明至少具有如下技术优势：

[0052] 1.实现本发明的结构不需要增加掩模板。

[0053] 2.本发明能够有效改善高能离子注入所带来的倒胶问题。

[0054] 3.本发明能够有效改善高能离子注入所带来的界面缺陷与晶格缺陷，从而改善CIS的图像质量。

[0055] 4.本发明的结构能够实现大满阱电容。

[0056] 此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

[0057] 可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

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