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半导体结构和形成集成电路结构的方法

阅读：1029发布：2020-06-29

专利汇可以提供半导体结构和形成集成电路结构的方法专利检索，专利查询，专利分析的服务。并且本发明提供了半导体结构的一个实施例。半导体结构包括鳍型有源区，从半导体衬底突出；栅极堆叠件，设置在鳍型有源区上；源极/漏极部件，形成在鳍型有源区中并且设置在栅极堆叠件的一侧上；伸长的接触部件，接合在源极/漏极部件上；以及介电材料层，设置在伸长的接触部件的侧壁上并且不设置在伸长的接触部件的端部上。本发明的实施例还涉及形成集成电路结构的方法。，下面是半导体结构和形成集成电路结构的方法专利的具体信息内容。

权利要求

1.一种半导体结构，包括：
鳍型有源区，从半导体衬底突出；
栅极堆叠件，设置在所述鳍型有源区上；
源极/漏极部件，形成在所述鳍型有源区中并且设置在所述栅极堆叠件的一侧上；
伸长的接触部件，接合在所述源极/漏极部件上；以及
介电材料层，设置在所述伸长的接触部件的侧壁上并且不设置在所述伸长的接触部件的端部上，其中，所述伸长的接触部件的侧壁与所述栅极堆叠件平行。
2.根据权利要求1所述的半导体结构，其中：
所述栅极堆叠件包括栅极介电部件、位于所述栅极介电部件上的栅电极以及位于所述栅电极的侧壁上的间隔件；以及
所述介电材料层插入在所述栅极堆叠件和所述伸长的接触部件之间，并且直接接触所述间隔件和所述伸长的接触部件。
3.根据权利要求2所述的半导体结构，其中，所述栅极介电部件包括第一高k介电材料，并且所述介电材料层包括在组成上与所述第一高k介电材料不同的第二高k介电材料。
4.根据权利要求3所述的半导体结构，其中，所述介电材料层从所述伸长的接触部件凹进，使得所述介电材料层的顶面位于所述伸长的接触部件的顶面下方。
5.根据权利要求1所述的半导体结构，还包括：浅沟槽隔离(STI)部件，形成在所述半导体衬底上并且围绕所述鳍型有源区。
6.根据权利要求5所述的半导体结构，还包括：第二栅极堆叠件，部分地设置在所述鳍型有源区的端部上并且部分地设置在所述浅沟槽隔离部件上。
7.根据权利要求1所述的半导体结构，其中，所述伸长的接触部件具有限定为其长度除以宽度的L/W比，其中，所述L/W比大于2。
8.一种半导体结构，包括：
第一鳍型有源区，从半导体衬底突出并且沿着第一方向从第一端部横跨至第二端部；
第二鳍型有源区，从所述半导体衬底突出并且沿着所述第一方向从第三端部横跨至第四端部；
第一栅极堆叠件和第二栅极堆叠件，设置在所述第一鳍型有源区和所述第二鳍型有源区上，其中，所述第一栅极堆叠件和所述第二栅极堆叠件在所述第一方向上间隔开并且沿着与所述第一方向正交的第二方向延伸；
第一源极/漏极部件，形成在所述第一鳍型有源区中并且插入在所述第一栅极堆叠件和所述第二栅极堆叠件之间；
第二源极/漏极部件，形成在所述第二鳍型有源区中并且插入在所述第一栅极堆叠件和所述第二栅极堆叠件之间；
伸长的接触部件，沿着所述第二方向延伸并且接合在所述第一源极/漏极部件和所述第二源极/漏极部件上；以及
介电材料层，设置在所述伸长的接触部件的侧壁上并且不设置在所述伸长的接触部件的两个端部上，所述伸长的接触部件的所述侧壁沿着所述第二方向延伸。
9.根据权利要求8所述的半导体结构，其中：
所述第一栅极堆叠件和所述第二栅极堆叠件包括栅极介电部件、位于所述栅极介电部件上的栅电极以及位于所述栅电极的侧壁上的间隔件；以及
所述介电材料层直接接触所述第一栅极堆叠件的间隔件和所述第二栅极堆叠件的间隔件。
10.一种形成集成电路结构的方法，所述方法包括：
在第一半导体材料的半导体衬底中形成浅沟槽隔离(STI)结构，从而限定通过所述浅沟槽隔离结构彼此分隔开的多个鳍型有源区；
在所述鳍型有源区上形成栅极堆叠件；
形成层间介电(ILD)层，所述层间介电层填充在所述栅极堆叠件之间的间隙中；
图案化所述层间介电层以在邻近的两个栅极堆叠件之间形成沟槽；
在所述沟槽中共形地沉积第一介电材料层；
用第二介电材料层填充所述沟槽；
图案化所述第二介电材料层以形成接触开口；以及
在所述接触开口中填充导电材料以形成接触部件。

说明书全文

半导体结构和形成集成电路结构的方法

技术领域

[0001] 本发明的实施例涉及半导体结构和形成集成电路结构的方法。

背景技术

[0002] 集成电路已经进展为具有更小的部件尺寸的先进的技术，诸如32nm、28nm和20nm。在这些先进的技术中，栅极节距(间距)持续缩小并且因此引起接触件至栅极的桥接问题。
此外，通常期望具有鳍型有源区的三维晶体管以用于增强的器件性能。形成在鳍型有源区上的那些三维场效应晶体管(FET)也称为FinFET。FinFET需要窄的鳍宽度以用于短沟道控制，这导致比平面FET的那些更小的顶部S/D区。这将进一步降低接触件至S/D接合裕度。

[0003] 随着器件尺寸的按比例缩小，诸如在深微技术中，接触件尺寸持续减小以用于高密度栅极节距需求。为了缩小接触件尺寸而不影响接触电阻，长接触件形状推荐为32nm并且超出技术的层面，长接触件形状允许栅极节距方向上的紧密宽度尺寸，但是在栅极路由方向上的长度增大以延伸用于源极/漏极的接触区和光刻图案化工艺中的曝光区。长接触件形状可以获得高栅极密度和较低的接触电阻。然而，由于线端侧的间隔限制，所以存在问题。在线端，问题包括线端缩短和线端至线端桥接，导致接触件至鳍有源连接开口(缩短)或接触件至接触件泄露(桥接)。为了减小线端缩短改进，需要较宽的间隔规则或通过对线端的光学邻近修正(OPC)的更积极地再成形，这将影响单元尺寸或引起给定的单元节距中的桥接。因为鳍型有源区非常窄，所以在未来的鳍型晶体管中将变得更加糟糕。

[0004] 因此，需要用于鳍型晶体管和接触件结构的结构和方法以解决这些问题，从而增强电路性能和可靠性。

发明内容

[0005] 本发明的实施例提供了一种半导体结构，包括：鳍型有源区，从半导体衬底突出；栅极堆叠件，设置在所述鳍型有源区上；源极/漏极部件，形成在所述鳍型有源区中并且设置在所述栅极堆叠件的一侧上；伸长的接触部件，接合在所述源极/漏极部件上；以及介电材料层，设置在所述伸长的接触部件的侧壁上并且不设置在所述伸长的接触部件的端部上，其中，所述伸长的接触部件的侧壁与所述栅极堆叠件平行。

[0006] 本发明的另一实施例提供了一种半导体结构，包括：第一鳍型有源区，从半导体衬底突出并且沿着第一方向从第一端部横跨至第二端部；第二鳍型有源区，从所述半导体衬底突出并且沿着所述第一方向从第三端部横跨至第四端部；第一栅极堆叠件和第二栅极堆叠件，设置在所述第一鳍型有源区和所述第二鳍型有源区上，其中，所述第一栅极堆叠件和所述第二栅极堆叠件在所述第一方向上间隔开并且沿着与所述第一方向正交的第二方向延伸；第一源极/漏极部件，形成在所述第一鳍型有源区中并且插入在所述第一栅极堆叠件和所述第二栅极堆叠件之间；第二源极/漏极部件，形成在所述第二鳍型有源区中并且插入在所述第一栅极堆叠件和所述第二栅极堆叠件之间；伸长的接触部件，沿着所述第二方向延伸并且接合在所述第一源极/漏极部件和所述第二源极/漏极部件上；以及介电材料层，设置在所述伸长的接触部件的侧壁上并且不设置在所述伸长的接触部件的两个端部上，所述伸长的接触部件的所述侧壁沿着所述第二方向延伸。

[0007] 本发明的又一实施例提供了一种形成集成电路结构的方法，所述方法包括：在第一半导体材料的半导体衬底中形成浅沟槽隔离(STI)结构，从而限定通过所述浅沟槽隔离结构彼此分隔开的多个鳍型有源区；在所述鳍型有源区上形成栅极堆叠件；形成层间介电(ILD)层，所述层间介电层填充在所述栅极堆叠件之间的间隙中；图案化所述层间介电层以在邻近的两个栅极堆叠件之间形成沟槽；在所述沟槽中共形地沉积第一介电材料层；用第二介电材料层填充所述沟槽；图案化所述第二介电材料层以形成接触开口；以及在所述接触开口中填充导电材料以形成接触部件。附图说明

[0008] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

[0009] 图1是在一些实施例中的根据本发明的各个方面构建的制备具有多鳍结构的半导体结构的方法的流程图。

[0010] 图2、图3A、图4A、图4C、图5、图6、图7、图9、图10B、图11B、图12、图13B、图14和图15A是根据一些实施例构建的处于各个制造阶段的半导体结构的截面图。

[0011] 图3B、图4B、图10A、图11A、图13A、图13C和图15B是根据一些实施例构建的处于各个制造阶段的半导体结构的顶视图。

[0012] 图8A和图8B是根据一些实施例构建的半导体结构的栅极堆叠件的截面图。

具体实施方式

[0013] 应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。

[0014] 图1是根据一些实施例构建的用于制造具有鳍型晶体管和伸长的接触部件的半导体结构的流程图100。图2至图15B是处于各个制造阶段的半导体结构200的顶视图或截面图。根据一些实施例，半导体结构200包括具有非对称设计的鳍型晶体管和伸长的接触部件。下面参照图2至图15B共同地描述半导体结构200及其制造方法100。

[0015] 参照图2，方法100开始于框102，提供半导体衬底202。半导体衬底202包括硅。在一些其他实施例中，衬底202包括锗、硅锗或其他适当的半导体材料。衬底202可以可选地由以下材料制成：一些其他合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷砷化镓或磷化镓铟。

[0016] 半导体衬底202也包括诸如n阱和p阱的各种掺杂区。在一个实施例中，半导体衬底202包括外延(或外延的)半导体层。在另一实施例中，半导体衬底202包括通过适当的技术(诸如称为注氧隔离(SIMOX)的技术)形成的用于隔离的掩埋介电材料。在一些实施例中，衬底202可以是绝缘体上半导体，诸如绝缘体上硅(SOI)。

[0017] 仍参照图2，方法100进行至操作104，在半导体衬底202上形成浅沟槽隔离(STI)部件204。在一些实施例中，STI部件204通过以下步骤形成：蚀刻以形成沟槽，用介电材料填充沟槽，以及抛光以去除过量的介电材料并且平坦化顶面。通过软掩模或硬掩模的开口(通过光刻图案化和蚀刻形成)对半导体衬底202实施一个或多个蚀刻工艺。下面根据一些实施例进一步描述STI部件204的形成。

[0018] 在本实例中，硬掩模沉积在衬底202上并且通过光刻工艺被图案化。硬掩模层包括电介质，诸如半导体氧化物、半导体氮化物、半导体氮氧化物和/或半导体碳化物，并且在一些示例性实施例中，硬掩模层包括氧化硅膜和氮化硅膜。可以通过热生长、原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、其他合适的沉积工艺形成硬掩模层。

[0019] 可以在硬掩模层上形成用于限定鳍结构的光刻胶层(或抗蚀剂)。示例性光刻胶层包括当暴露于光(诸如紫外(UV)光、深UV(DUV)光或远UV(EUV)光)时使层经受性质变化的光敏材料。这种性质变化可以用于通过提及的显影工艺选择性地去除光刻胶层的曝光或未曝光的部分。形成图案化的光刻胶层的这种步骤也称为光刻图案化。

[0020] 在一个实施例中，通过光刻工艺图案化光刻胶层以留下设置在半导体结构200上方的光刻胶材料的部分。在图案化光刻胶之后，对半导体结构200实施蚀刻工艺以打开硬掩模层，从而将图案从光刻胶层转印至硬掩模层。在图案化硬掩模层之后，可以去除剩余的光刻胶层。示例性光刻工艺包括旋涂光刻胶层，光刻胶层的软烘烤，掩模对准，曝光，曝光后烘烤，显影光刻胶，冲洗以及干燥(例如，硬烘烤)。可选地，可以通过诸如无掩模光刻、电子束写入和离子束写入的其他方法实施、补充或代替光刻工艺。图案化硬掩模层的蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。蚀刻工艺可以包括多个蚀刻步骤。例如，可以通过稀释的氢氟酸溶液蚀刻硬掩模层中的氧化硅膜，并且可以通过磷酸溶液蚀刻硬掩模层中的氮化硅膜。

[0021] 然后可以进行蚀刻工艺以蚀刻未由图案化的硬掩模层覆盖的衬底202的部分。图案化的硬掩模层用作蚀刻工艺期间的蚀刻掩模以图案化衬底202。蚀刻工艺可以包括诸如干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻(RIE))的任何合适的蚀刻技术。在一些实施例中，蚀刻工艺包括具有不同蚀刻化学物的多个蚀刻步骤，设计为蚀刻衬底以形成具有特定沟槽轮廓的沟槽，从而用于改进的器件性能和图案密度。在一些实例中，可以通过使用氟基蚀刻剂的干蚀刻工艺蚀刻衬底的半导体材料。具体地，控制施加至衬底的蚀刻工艺，使得部分地蚀刻衬底202。这可以通过控制蚀刻时间或通过控制其他蚀刻参数来实现。在蚀刻工艺之后，具有鳍有源区的鳍结构206限定在衬底202上并且从衬底202延伸。

[0022] 在沟槽中填充一种或多种介电材料以形成STI部件204。合适的填充介电材料包括半导体氧化物、半导体氮化物、半导体氮氧化物、氟化硅玻璃(FSG)、低k介电材料和/或它们的组合。在各个示例性实施例中，使用HDP-CVD工艺、次大气压CVD(SACVD)工艺、高高宽比工艺(HARP)、可流动CVD(FCVD)和/或旋涂工艺沉积介电材料。

[0023] 在介电材料的沉积之后可以实施化学机械抛光/平坦化(CMP)工艺以去除过量的介电材料并且平坦化半导体结构的顶面。CMP工艺可以使用硬掩模层作为抛光停止层以防止抛光半导体层202。在这种情况下，CMP工艺完全去除硬掩模。可以可选地通过蚀刻工艺去除硬掩模。但是在进一步的实施例中，硬掩模层的一些部分在CMP工艺之后保留。

[0024] 参照图3A和图3B，方法100进行至操作106，形成具有多个鳍有源区(或鳍部件)的鳍结构206。操作106包括使STI部件204凹进，使得鳍有源区206突出于STI部件204之上。凹进工艺采用一个或多个蚀刻步骤(诸如干蚀刻、湿蚀刻或它们的组合)以选择性地回蚀刻STI部件204。例如，当STI部件204时氧化硅时，使用氢氟酸的湿蚀刻工艺可以用于蚀刻STI部件204。图3B是半导体结构200的顶视图。示例性鳍有源区206在第一方向(X方向)上彼此间隔开。鳍有源区206具有伸长的形状并且沿着与X方向正交的第二方向(Y方向)定向。

[0025] 在现阶段或在操作106之前，各种掺杂工艺可以施加至半导体区以形成各种掺杂阱，诸如n阱和p阱。可以通过相应的离子注入在半导体衬底中形成各种掺杂阱。

[0026] 参照图4A、图4B和图4C，方法100进行至操作108，在鳍有源区206上形成各个栅极堆叠件208。图4B是半导体结构200的顶视图；图4A是半导体结构200的沿着虚线AA’的截面图；并且图4C是半导体结构200的沿着虚线BB’的截面图。如图4B所示，在本实施例中，栅极堆叠件208包括示例性栅极堆叠件208a、208b、208c和208d。栅极堆叠件208具有伸长的形状并且在第一方向(X方向)上定向。每个栅极堆叠件208设置在多个鳍有源区206上方。具体地，一个栅极堆叠件208(诸如栅极堆叠件208a或208d)设置在鳍有源去206的端部上，使得该栅极堆叠件部分地接合在鳍有源区206上并且沿着Y方向部分地接合在STI部件204上。那些边缘配置为伪结构以减小边缘效应并且改进整体器件性能。

[0027] 每个栅极堆叠件208包括栅极介电层和栅电极。栅极介电层包括诸如氧化硅的介电材料，并且栅电极包括诸如多晶硅的导电材料。栅极堆叠件208的形成包括沉积栅极材料(包括本实例中的多晶硅)；以及通过光刻工艺和蚀刻图案化栅极材料。栅极硬掩模层可以形成在栅极材料层上并且在栅极堆叠件的形成期间用作蚀刻掩模。栅极硬掩模层可以包括任何合适的材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、其他合适的材料和/或它们的组合。在一个实施例中，栅极硬掩模包括多层膜，诸如氧化硅和氮化硅。在一些实施例中，形成栅极堆叠件的图案化工艺包括通过光刻工艺形成图案化的光刻胶层；使用图案化的光刻胶层作为蚀刻掩模来蚀刻硬掩模层；以及使用图案化的硬掩模层作为蚀刻掩模来蚀刻栅极材料以形成栅极堆叠件208。

[0028] 一个或多个栅极侧壁部件(或栅极间隔件)210形成在栅极堆叠件208的侧壁上。栅极间隔件210可以用于偏移随后形成的源极/漏极部件并且可以用于设计或改变源极/漏极结构轮廓。栅极间隔件210可以包括任何合适的介电材料，诸如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其他合适的介电材料和/或它们的组合。栅极间隔件210可以具有多层膜，诸如两层膜(氧化硅膜和氮化硅膜)或三层膜(氧化硅膜；氮化硅膜；和氧化硅膜)。栅极间隔件210的形成包括沉积和诸如干蚀刻的各向异性蚀刻。

[0029] 栅极堆叠件208配置在各种鳍式场效应晶体管(FET)的鳍有源区中，因此也称为FinFET。在一些实例中，那些场效应晶体管配置为形成一个或多个静态随机存取存储器(SRAM)单元。每个SRAM单元包括配置为数据存储的两个交叉耦合的逆变器。此外，栅极堆叠件配置为增大图案密度均匀性并且增强制造质量。例如，如上所述，栅极堆叠件208包括边缘栅极堆叠件208a和208b，栅极堆叠件208a和208b的每个均沿着Y方向从鳍有源区206延伸至STI部件204，并且接合在STI部件和鳍有源区上。

[0030] 参照图5，方法100进行至操作110，形成相应的FinFET的各个源极和漏极部件212。源极和漏极部件212可以包括轻掺杂漏极(LDD)部件和重掺杂源极和漏极(S/D)。例如，每个场效应晶体管包括形成在相应的鳍有源区上并且由栅极堆叠件208插入的源极和漏极部件。沟道形成在栅极堆叠件下面的部分中的鳍有源区中并且跨越在源极和漏极部件之间。

[0031] 可以通过选择性外延生长形成突起的源极/漏极部件以用于具有增强的载流子迁移率和器件性能的应变效应。栅极堆叠件208和栅极间隔件210将源极/漏极部件212限制于源极/漏极区。在一些实施例中，通过一个或多个外延或外延的(epi)工艺形成源极/漏极部件212，由此在鳍有源区206上生长晶体状态的Si部件、SiGe部件、SiC部件和/或其他合适的部件。可选地，在外延生长之前，施加蚀刻工艺以使源极/漏极区凹进。合适的外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。外延工艺可以使用气体和/或液体前体，前体与鳍结构206的组分相互作用。

[0032] 可以通过引入包括以下的掺杂物质在外延工艺期间原位掺杂源极/漏极部件212：p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和/或包括它们的组合的其他合适的掺杂剂。如果未原位掺杂源极/漏极部件212，则实施注入工艺(即，结注入工艺)以将相应的掺杂剂引入源极/漏极部件212。在示例性实施例中，nFET中的源极/漏极部件212包括用磷掺杂的SiC或Si，而pFET中的源极/漏极部件212包括用硼掺杂的Ge或SiGe。在一些其他实施例中，突起的源极/漏极部件212包括多于一个半导体材料层。例如，硅锗层外延生长在源极/漏极区内的衬底上，而硅层外延生长在硅锗层上。此后可以实施一个或多个退火工艺以活化源极/漏极部件212。合适的退火工艺包括快速热退火、激光退火工艺、其他合适的退火技术或它们的组合。

[0033] 参照图6，方法进行至操作112，其中，在衬底上形成层间介电材料(ILD)层220以覆盖源极/漏极区中的源极/漏极部件212。ILD层220围绕栅极堆叠件208和栅极间隔件210，从而允许去除栅极堆叠件208并且在产生的腔(也称为栅极沟槽)中形成替换栅极。因此，在这样的实施例中，在形成ILD层220之后，去除栅极堆叠件208。ILD层220也可以是电互连半导体结构200的各个器件的电互连结构的部分。在这样的实施例中，ILD层220用作支撑和隔离导电迹线的绝缘体。ILD层220可以包括任何合适的介电材料，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、其他合适的介电材料或它们的组合。在一些实施例中，ILD层220的形成包括沉积和CMP以提供平坦的顶面。

[0034] 参照图7，方法进行至栅极替换的操作114。栅极堆叠件208由具有高k电介质和金属的栅极堆叠件230(因此也称为高k金属栅极)替换。如图7所示，鳍型有源区沿着Y方向从一端238A横跨至另一端238B。栅极替换工艺可以包括蚀刻、沉积和抛光。在所示的本实例中，去除示例性栅极堆叠件208a、208b、208c和208d，产生栅极沟槽。在一些实施例中，通过诸如湿蚀刻的蚀刻工艺选择性地去除栅极堆叠件208来去除栅极堆叠件208。如果存在更多材料，蚀刻工艺可以包括多个蚀刻步骤以去除伪栅极。然后在栅极沟槽中沉积诸如高k介电材料和金属的栅极材料以形成栅极堆叠件230，诸如示例性栅极堆叠件230a、230b、230c和230d。进一步实施CMP以抛光栅极材料并且从半导体结构200去除过量的栅极材料。下面参照图8A和图8B进一步描述栅极堆叠件230的结构和形成。图8A和图8B示出了根据各个实施例的示例性栅极堆叠件230的截面图。

[0035] 栅极堆叠件230(诸如230b)形成在位于鳍有源区206的沟道区上面的衬底202上。栅极堆叠件230包括栅极介电部件232和设置在栅极介电部件232上的栅电极234。在本实施例中，栅极介电部件232包括高k介电材料，并且栅电极234包括金属或金属合金。在一些实例中，栅极介电层和栅电极的每个均可以包括多个子层。高k介电材料可以包括诸如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4的金属氧化物、金属氮化物、氮氧化物(SiON)或其他合适的介电材料。栅电极可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W或任何合适的材料。在一些实施例中，对于具有相应的功函数的nFET和pFET，使用不同的金属材料。通过诸如包括沉积和CMP的工序的适当的工序在栅极沟槽中形成栅极堆叠件230。但是应该理解，栅极堆叠件230可以是任何合适的栅极结构。

[0036] 栅极介电部件232还可以包括夹在高k介电材料层和鳍有源区之间的界面层。界面层可以包括氧化硅、氮化硅、氮氧化硅和/或其他合适的材料。通过诸如ALD、CVD、臭氧氧化等的合适的方法沉积界面层。通过诸如ALD、CVD、金属有机CVD(MOCVD)、PVD、热氧化、它们的组合的合适的技术和其他合适的技术在界面层上(如果存在界面层)沉积高k介电层。在一些实施例中，在形成栅极堆叠件208的操作108时，在鳍有源区206上形成栅极介电部件232。在这种情况下，如图8A所示地成形栅极介电部件232。在一些其他实施例中，在后高k工艺中形成栅极介电部件232，其中，在操作118中在栅极沟槽中沉积栅极介电部件232。在这种情况下，如图8B所示，栅极介电部件232是U形。

[0037] 栅电极234可以包括多种导电材料。在一些实施例中，栅电极234包括覆盖层234-1、阻挡层234-2、功函金属层234-3、另一阻挡层234-4和填充金属层234-5。在进一步的实施例中，覆盖层234-1包括通过诸如ALD的合适的沉积技术形成的氮化钛、氮化钽或其他合适的材料。阻挡层234-2包括通过诸如ALD的合适的沉积技术形成的氮化钛、氮化钽或其他合适的材料。在一些实例中，阻挡层可以不存在，或者在栅电极中仅存在其中一个阻挡层。

[0038] 功函金属层234-3包括具有适当的功函数的金属或金属合金的导电层，使得增强相应的FET的器件性能。对于pFET和nFET，功函(WF)金属层234-3不同，相应地称为n型WF金属和p型WF金属。WF金属的选择取决于将形成在有源区上的FET。例如，半导体结构200包括用于nFET的第一有源区和用于pFET的另一有源区，并且因此，n型WF金属和p型WF金属相应地形成在相应的栅极堆叠件中。具体地，n型WF金属是具有第一功函数的金属，使得相关的nFET的阈值电压减小。n型WF金属接近于硅导带能量(Ec)或更低的功函数，呈现出更容易的电子逃离。例如，n型WF金属具有约4.2eV或更小的功函数。p型WF金属是具有第二功函数的金属，使得相关的pFET的阈值电压减小。p型WF金属接近于硅价带能量(Ev)或更高的功函数，呈现出与核心的更强的电子结合能量。例如，p型WF金属具有约5.2eV或更高的WF。在一些实施例中，n型WF金属包括钛铝(TiAl)、氮化钛铝(TiAlN)或它们的组合。在其他实施例中，n金属包括Ta、TiAl、TiAlN、氮化钨(WN)或它们的组合。n型WF金属可以包括作为堆叠件的各种金属基膜以用于优化的器件性能和处理兼容性。在一些实施例中，p型WF金属包括氮化钛(TiN)或氮化钽(TaN)。在其他实施例中，p金属包括TiN、TaN、氮化钨(WN)、钛铝(TiAl)或它们的组合。p型WF金属可以包括作为堆叠件的各种金属基膜以用于优化的器件性能和处理兼容性。通过诸如PVD的合适的技术沉积功函金属。

[0039] 阻挡层234-4包括通过诸如ALD的合适的沉积技术形成的氮化钛、氮化钽或其他合适的材料。在各个实施例中，填充金属层234-5包括铝、钨或其他合适的金属。通过诸如PVD或镀的合适的技术沉积填充金属层234-5。

[0040] 再次参照图7，方法100也可以包括在栅极堆叠件230的顶部上形成硬掩模236的操作以保护栅极堆叠件230在随后的处理期间免受损失。根据本实例，硬掩模236的形成包括通过选择性蚀刻使栅极堆叠件230凹进；沉积(诸如CVD)；以及CMP。硬掩模可以包括与ILD层的介电材料不同的合适的材料以在蚀刻工艺期间获得蚀刻选择性以形成接触开口。在一些实施例中，硬掩模236包括氮化硅。例如，使用包括六氯乙硅烷(HCD或Si2Cl6)、双(叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物，通过CVD形成氮化硅(SiN)的硬掩模236。

[0041] 参照图9，方法100进行至操作116，形成在组成和形成方面与ILD层220类似的另一ILD层240。例如，ILD层240的形成可以包括沉积和CMP。

[0042] 参照图10A和图10B，方法进行至操作118，通过光刻图案化和蚀刻图案化ILD层240以形成连续开口242。硬掩模可以用于图案化ILD层240。蚀刻工艺蚀刻穿过ILD层240和220，直到暴露源极/漏极部件212。图10A是部分顶视图，仅示出ILD层240和接触开口242。图10B是沿着虚线AA’的截面图。

[0043] 参照图11A和图11B，方法进行至操作120，通过沉积在连续的接触开口242的侧壁上形成高k介电材料层246，使得高k介电材料层形成在侧壁上。在一些实施例中，高k介电材料与栅极堆叠件230的材料不同。例如，高k介电材料层246包括氮化硅或其他氮化物基介电材料。在其他实例中，高k介电材料层246包括金属氧化物介电材料，诸如Hf氧化物、Ta氧化物、Zr氧化物、Al氧化物或它们的组合。在一些实例中，高k介电材料层246具有介于5埃和30埃之间的厚度。图11A部分顶视图，仅示出ILD层240、高k介电材料层246和开口242。图11B是沿着虚线AA’的截面图。

[0044] 参照图12，方法进行至操作122，沉积介电材料层248以填充连续的接触开口242。不是在接触开口242中填充导电材料来形成接触部件，而是在接触开口中填充介电材料层
248。介电材料层248的组成与ILD层的那些介电材料不同。例如，介电材料层248包括通过可流动CVD(FCVD)形成的氧化硅。

[0045] 参照图13A和图13B，方法进行至操作124，图案化介电材料层248以限定接触开口250，将填充接触开口250以形成接触部件。接触开口250与开口242不同。开口242由图案化的ILD层240限定，而接触开口250由图案化的ILD层240、图案化的介电材料层248和高k介电材料层246共同限定。图13A部分顶视图，仅示出ILD层240、高k介电材料层246、介电材料层
248和接触开口250。图13B是沿着虚线AA’的截面图。在操作124中，通过光刻工艺和蚀刻图案化介电材料层248。在一些实例中，通过光刻工艺和蚀刻在介电材料层248上形成图案化的掩模，其中，蚀刻工艺选择性地去除介电材料层248，使得暴露源极/漏极部件212。

[0046] 图13C是根据其他实施例构建的半导体结构200的顶视图。图13C类似于图13A，但是缩小了以包括更大面积的半导体结构200，以更好地示出初始开口242和接触开口250。开口242限定在ILD层240中并且跨越成连续的长开口，而接触开口250由高k介电材料层246和介电材料层248共同地限定。具体地，高k介电材料层246仅位于沿着X方向的开口250的侧壁上，而不位于沿着Y方向的端部侧壁上。此外，如图13C所示，由此形成的接触开口250具有延伸穿过一个或多个FinFET的伸长的形状。由于在接触开口250的端部没有高k介电材料层246，在开口250中形成接触部件将具有更大接触面积以用于减小接触电阻和增大裕度(用于改进的工艺窗口)。因此，扩大了狭槽接触件与FinFET源极/漏极区之间的接合裕度。

[0047] 参照图14，方法100进行至操作126，回蚀刻高k介电材料层246，使得源极/漏极部件212暴露于开口内。在回蚀刻期间，也使高k介电材料层246的顶面凹进。

[0048] 参照图15A和图15B，方法100进行至操作128，在接触开口250中形成接触部件260。根据一些实例，接触部件260的形成包括导电材料的沉积和CMP。可以通过诸如物理气相沉积(PVD)、镀、CVD或其他合适的方法的适当的技术实施沉积。用诸如Ti、TiN、TaN、Co、W、Al、Cu或组合的一种或多种导电材料填充开口250。如上所述，由此形成的接触部件260具有长宽比大于2的伸长的形状以减小接触电阻和改进工艺窗口。具体地，伸长的接触部件260沿着其宽度方向和长度方向是非对称的。如图15B所示，伸长的接触部件260包括横向接触高k介电材料层246的两个长边262和横向接触介电材料层248的两个短边(也称为端部)264。换句话说，两个端部264的侧壁没有高k介电材料层246。

[0049] 在一些实施例中，在开口250中填充导电材料之前，可以在源极/漏极部件212上形成硅化物以进一步减小接触电阻。硅化物包括硅和金属，诸如硅化钛、硅化钽、硅化镍或硅化钴。通过称为自对准硅化(或自对准多晶硅化)的工艺形成硅化物。工艺包括金属沉积，退火以使金属与硅反应，以及蚀刻以去除未反应的金属。

[0050] 可以在方法的操作之前、期间和之后实施其他制造步骤。例如，通过诸如双镶嵌工艺的适当的技术在半导体结构上进一步形成互连结构中的各个金属线和通孔以将各个FinFET和其他器件电连接成功能电路。在方法100中的各个图案化工艺中，可以通过双重图案化或多重图案化实施每个图案化工序。

[0051] 根据各个实施例，本发明提供了接触结构及其制造方法。由此形成的接触部件具有伸长的形状并且沿着其长度方向和宽度方向具有非对称结构。高k介电材料层设置在接触部件的长度侧壁上，但是不存于于两个端部。伸长的接触部件将具有用于减小接触电阻的更大的接触面积和用于改进的工艺窗口的更大的裕度。因此，它扩大了狭槽接触件与FinFET源极/漏极区之间的接合裕度。这允许设计者推行线端间隔规则并且因此增大了接触件与鳍有源区的线端接合面积。公开的结构可以用于各种应用中，其中结合FinFET以用于增强的性能。例如，具有多个鳍器件的FinFET可以用于形成静态随机存取存储器(SRAM)单元。在其他实例中，公开的结构可以结合到各种集成电路，诸如逻辑电路、动态随机存取存储器(DRAM)、闪存或成像传感器。

[0052] 因此，根据一些实施例，本发明提供了半导体结构。半导体结构包括鳍型有源区，从半导体衬底突出；栅极堆叠件，设置在鳍型有源区上；源极/漏极部件，形成在鳍型有源区中并且设置在栅极堆叠件的一侧上；伸长的接触部件，接合在源极/漏极部件上；以及介电材料层，设置在伸长的接触部件的侧壁上并且不设置在伸长的接触部件的端部上。伸长的接触部件的侧壁与栅极堆叠件平行。

[0053] 在上述半导体结构中，其中：所述栅极堆叠件包括栅极介电部件、位于所述栅极介电部件上的栅电极以及位于所述栅电极的侧壁上的间隔件；以及所述介电材料层插入在所述栅极堆叠件和所述伸长的接触部件之间，并且直接接触所述间隔件和所述伸长的接触部件。

[0054] 在上述半导体结构中，其中：所述栅极堆叠件包括栅极介电部件、位于所述栅极介电部件上的栅电极以及位于所述栅电极的侧壁上的间隔件；以及所述介电材料层插入在所述栅极堆叠件和所述伸长的接触部件之间，并且直接接触所述间隔件和所述伸长的接触部件，其中，所述栅极介电部件包括第一高k介电材料，并且所述介电材料层包括在组成上与所述第一高k介电材料不同的第二高k介电材料。

[0055] 在上述半导体结构中，其中：所述栅极堆叠件包括栅极介电部件、位于所述栅极介电部件上的栅电极以及位于所述栅电极的侧壁上的间隔件；以及所述介电材料层插入在所述栅极堆叠件和所述伸长的接触部件之间，并且直接接触所述间隔件和所述伸长的接触部件，其中，所述栅极介电部件包括第一高k介电材料，并且所述介电材料层包括在组成上与所述第一高k介电材料不同的第二高k介电材料，其中，所述介电材料层从所述伸长的接触部件凹进，使得所述介电材料层的顶面位于所述伸长的接触部件的顶面下方。

[0056] 在上述半导体结构中，还包括：浅沟槽隔离(STI)部件，形成在所述半导体衬底上并且围绕所述鳍型有源区。

[0057] 在上述半导体结构中，还包括：浅沟槽隔离(STI)部件，形成在所述半导体衬底上并且围绕所述鳍型有源区；第二栅极堆叠件，部分地设置在所述鳍型有源区的端部上并且部分地设置在所述浅沟槽隔离部件上。

[0058] 在上述半导体结构中，其中，所述伸长的接触部件具有限定为其长度除以宽度的L/W比，其中，所述L/W比大于2。

[0059] 根据一些实施例，本发明提供了半导体结构。半导体结构包括：第一鳍型有源区，从半导体衬底突出并且沿着第一方向从第一端部横跨至第二端部；第二鳍型有源区，从半导体衬底突出并且沿着第一方向从第三端部横跨至第四端部；第一栅极堆叠件和第二栅极堆叠件，设置在第一鳍型有源区和第二鳍型有源区上，其中，第一栅极堆叠件和第二栅极堆叠件在第一方向上间隔开并且沿着与第一方向正交的第二方向延伸；第一源极/漏极部件，形成在第一鳍型有源区中并且插入在第一栅极堆叠件和第二栅极堆叠件之间；第二源极/漏极部件，形成在第二鳍型有源区中并且插入在第一栅极堆叠件和第二栅极堆叠件之间；伸长的接触部件，沿着第二方向延伸并且接合在第一源极/漏极部件和第二源极/漏极部件上；以及介电材料层，设置在伸长的接触部件的侧壁上并且不设置在伸长的接触部件的两个端部上。伸长的接触部件的侧壁沿着第二方向延伸。

[0060] 在上述半导体结构中，其中：所述第一栅极堆叠件和所述第二栅极堆叠件包括栅极介电部件、位于所述栅极介电部件上的栅电极以及位于所述栅电极的侧壁上的间隔件；以及所述介电材料层直接接触所述第一栅极堆叠件的间隔件和所述第二栅极堆叠件的间隔件。

[0061] 在上述半导体结构中，其中，所述栅极介电部件包括第一高k介电材料，并且所述介电材料层包括在组成上与所述第一高k介电材料不同的第二高k介电材料。

[0062] 在上述半导体结构中，其中：所述第二高k介电材料包括氮化硅；以及所述第一源极/漏极部件和所述第二源极/漏极部件均包括与所述半导体衬底的材料不同的半导体材料的外延生长的半导体部件。

[0063] 在上述半导体结构中，其中，所述介电材料层从所述伸长的接触部件凹进。

[0064] 在上述半导体结构中，还包括：浅沟槽隔离(STI)部件，形成在所述半导体衬底上并且围绕所述第一鳍型有源区和所述第二鳍型有源区；第三栅极堆叠件，部分地设置在所述第一鳍型有源区的第一端部上和所述第二鳍型有源区的第三端部上，并且部分地设置在所述浅沟槽隔离部件上；以及第四栅极堆叠件，部分地设置在所述第一鳍型有源区的第二端部上和所述第二鳍型有源区的第四端部上，并且部分地设置在所述浅沟槽隔离部件上。

[0065] 在上述半导体结构中，其中，所述伸长的接触部件具有限定为其长度除以宽度的L/W比，其中，所述L/W比大于2。

[0066] 根据一些实施例，本发明提供了形成了集成电路结构的方法。该方法包括在第一半导体材料的半导体衬底中形成浅沟槽隔离(STI)结构，从而限定通过STI结构彼此分隔开的多个鳍型有源区；在鳍型有源区上形成栅极堆叠件；形成层间介电(ILD)层，层间介电层填充在栅极堆叠件之间的间隙中；图案化层间介电层以在邻近的两个栅极堆叠件之间形成沟槽；在沟槽中共形地沉积第一介电材料层；用第二介电材料层填充沟槽；图案化第二介电材料层以形成接触开口；以及在接触开口中填充导电材料以形成接触部件。

[0067] 在上述方法中，其中，沉积所述第一介电材料层包括沉积高k介电材料层。

[0068] 在上述方法中，其中，沉积所述第一介电材料层包括沉积高k介电材料层，其中，沉积所述高k介电材料层包括在所述栅极堆叠件的栅极间隔件上直接设置所述高k介电材料层。

[0069] 在上述方法中，其中，图案化所述第二介电材料层以形成接触开口包括图案化所述第二介电材料层以形成伸长的开口，所述伸长的开口跨越至暴露所述鳍型有源区的至少两个源极/漏极区。

[0070] 在上述方法中，其中，形成所述栅极堆叠件包括：在所述鳍型有源区的第一端部处形成伪栅极堆叠件；以及在所述伪栅极堆叠件的相对侧壁上形成第一栅极间隔件和第二栅极间隔件，其中，所述第一栅极间隔件接合在所述浅沟槽隔离结构上，并且所述第二栅极间隔件接合在所述鳍有源区上。

[0071] 在上述方法中，其中，在所述接触开口中填充所述导电材料以形成所述接触部件包括在所述第一介电材料层和所述第二介电材料层的侧壁上直接沉积所述导电材料。

[0072] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

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