显示装置
阅读：1024发布：2020-06-02
专利汇可以提供显示装置专利检索，专利查询，专利分析的服务。并且提供了一种显示装置。所述显示装置包括：第一基底；栅极线，在第一基底上沿着第一方向延伸；数据线，设置在第一基底上，与栅极线绝缘，并沿着与第一方向交叉的第二方向延伸；栅 电极 ，从栅极线突出；源电极，从数据线延伸；漏电极，与源电极间隔开； 像素 电极，电连接到漏电极；以及存储电极，与栅极线和栅电极间隔开。漏电极包括与栅电极叠置的第一叠置部分以及与存储电极叠置的第二叠置部分，并且第二叠置部分与像素电极的至少一部分叠置。，下面是显示装置专利的具体信息内容。
1.一种显示装置，所述显示装置包括：
第一基底；
栅极线，在所述第一基底上沿着第一方向延伸；
数据线，设置在所述第一基底上，与所述栅极线绝缘，并沿着与所述第一方向交叉的第二方向延伸；
栅电极，从所述栅极线突出；
源电极，从所述数据线延伸；
漏电极，与所述源电极间隔开；
像素电极，电连接到所述漏电极；以及
存储电极，与所述栅极线和所述栅电极间隔开，
其中，所述漏电极包括与所述栅电极叠置的第一叠置部分以及与所述存储电极叠置的第二叠置部分，并且
所述第二叠置部分与所述像素电极的至少一部分叠置。
2.根据权利要求1所述的显示装置，其中，所述漏电极还包括从所述第二叠置部分延伸并且未与所述存储电极和所述栅电极叠置的非叠置部分。
3.根据权利要求2所述的显示装置，其中，所述非叠置部分包括：
第一非叠置部分，设置在所述第一叠置部分与所述第二叠置部分之间；以及第二非叠置部分，在远离所述第一非叠置部分的方向上延伸。
4.根据权利要求3所述的显示装置，其中，所述漏电极具有“I”形状。
5.根据权利要求4所述的显示装置，其中，所述第一叠置部分在所述第一方向上具有3μm至5μm的长度，并且所述第二叠置部分在所述第一方向上具有20μm至40μm的长度。
6.根据权利要求4所述的显示装置，其中，与所述存储电极叠置的所述第二叠置部分的长度随着离开所述第一叠置部分的距离的增加而增加。
7.根据权利要求4所述的显示装置，其中，与所述存储电极叠置的所述第二叠置部分的至少一部分的长度随着离开所述第一叠置部分的距离的增加而逐渐增加。
8.根据权利要求2所述的显示装置，其中，所述非叠置部分包括：
第一非叠置部分，从所述第一叠置部分延伸，并且未与所述像素电极叠置；以及第二非叠置部分，与所述像素电极的至少一部分叠置。
9.根据权利要求8所述的显示装置，其中，所述漏电极是弯曲的。
10.根据权利要求9所述的显示装置，其中，所述第一叠置部分在所述第二方向上具有3μm至5μm的长度，并且所述第二叠置部分在所述第一方向上具有20μm至40μm的长度。
显示装置
技术领域
背景技术
[0003] 液晶显示(“LCD”)装置是平板显示(“FPD”)装置中的最广泛使用的类型之一。这种LCD装置包括其上形成有电极的两个基底以及介于两个基底之间的液晶层。LCD装置是通过将电压施加到两个电极并且使液晶层的液晶分子重新排列来调节透光量的显示装置。
[0004] LCD装置包括多个像素，并且每个像素包括电容器和用作开关的薄膜晶体管。电容器包括液晶电容器、存储电容器和寄生电容器，所述液晶电容器是液晶的电容组件，所述存储电容器补偿液晶电容器的电荷存储能力，所述寄生电容器形成在栅极线与源电极和漏电极之间。
[0006] 当关断施加到栅极线的信号时，像素中的薄膜晶体管截止，使得像素电压变为浮置状态，并且由于寄生电容器，使得像素电压通过回扫电压(kickback voltage)而降低。近来，随着显示装置在尺寸上已变得越来越大并具有改善的图像质量，每个单独的像素的尺寸已变得越来越小，并且存储电容和寄生电容的大小会由于掩模未对齐而大幅波动。根据存储电容和寄生电容的大小，回扫电压会改变，因此，会使显示装置的显示质量劣化。
[0007] 在背景技术部分中公开的上述信息仅用于理解发明构思的背景技术，因此，它可以包含不构成现有技术的信息。
发明内容
[0008] 本发明的示例性实施例提供一种能够补偿回扫电压以改善显示质量的显示装置。
[0009] 发明构思的附加特征将在下面的描述中阐述，并且部分地将通过下面的描述而明显，或者可以通过发明构思的实践来获知。
[0010] 示例性实施例提供了一种显示装置，所述显示装置包括：第一基底；栅极线，在第一基底上沿着第一方向延伸；数据线，设置在第一基底上，与栅极线绝缘，并沿着与第一方向交叉的第二方向延伸；栅电极，从栅极线突出；源电极，从数据线延伸；漏电极，与源电极间隔开；像素电极，电连接到漏电极；以及存储电极，与栅极线和栅电极间隔开。漏电极包括与栅电极叠置的第一叠置部分以及与存储电极叠置的第二叠置部分，并且第二叠置部分与像素电极的至少一部分叠置。
[0011] 漏电极可以包括从第二叠置部分延伸且未与存储电极和栅电极叠置的非叠置部分。
[0012] 非叠置部分可以包括：第一非叠置部分，设置在第一叠置部分与第二叠置部分之间；以及第二非叠置部分，在远离第一非叠置部分的方向上延伸。
[0013] 漏电极可以具有“I”形状。
[0014] 第一叠置部分在第一方向上可以具有约3μm至约5μm的长度，并且第二叠置部分在第一方向上具可以有约20μm至约40μm的长度。
[0015] 与存储电极叠置的第二叠置部分的长度可以随着离开第一叠置部分的距离的增加而增加。
[0016] 与存储电极叠置的第二叠置部分的至少一部分的长度可以随着离开第一叠置部分的距离的增加而逐渐增加。
[0017] 非叠置部分可以包括：第一非叠置部分，从第一叠置部分延伸，并且未与像素电极叠置；以及第二非叠置部分，与像素电极的至少一部分叠置。
[0018] 漏电极可以是弯曲的。
[0019] 第一叠置部分在第二方向上可以具有约3μm至约5μm的长度，并且第二叠置部分在第一方向上可以具有约20μm至约40μm的长度。
[0020] 与存储电极叠置的第二叠置部分的长度可以随着离开第一叠置部分的距离的增加而逐渐增加。
[0021] 第一叠置部分可以具有第二叠置部分的面积的约1/13至约1/4的面积。
[0022] 另一示例性实施例提供了一种显示装置，所述显示装置包括：第一基底；栅极线，设置在第一基底上，并且沿着第一方向延伸；数据线，设置在第二基底上，数据线沿着与第一方向交叉的第二方向延伸；栅电极，从栅极线突出；存储电极，与栅电极间隔开；源电极，从数据线延伸；以及漏电极，与源电极间隔开，并且包括与栅电极叠置的第一叠置部分、与存储电极叠置的第二叠置部分以及从第一叠置部分和第二叠置部分延伸并且未与存储电极叠置的非叠置部分。非叠置部分包括从第一叠置部分延伸并且未与像素电极叠置的第一非叠置部分以及从第二叠置部分延伸并且与像素电极的至少一部分叠置的第二非叠置部
分。
分。
[0023] 漏电极可以具有“I”形状。
[0024] 第一叠置部分在第一方向上可以具有约3μm至约5μm的长度，并且第二叠置部分在第一方向上可以具有约20μm至约40μm的长度。
[0025] 与存储电极叠置的第二叠置部分的长度可以随着离开第一叠置部分的距离的增加而增加。
[0026] 与存储电极叠置的第二叠置部分的至少一部分的长度可以随着离开第一叠置部分的距离的增加而逐渐增加。
[0027] 漏电极可以是弯曲的。
[0028] 第一叠置部分在第二方向上具有约3μm至约5μm的长度，第二叠置部分在第一方向上具有约20μm至约40μm的长度。
[0029] 与存储电极叠置的第二叠置部分的长度可以随着离开第一叠置部分的距离沿着第一方向增加而逐渐增加。
[0032] 图1是示出根据本发明的示例性实施例的显示装置的一个像素的平面图。
[0033] 图2是沿着图1中的线I-I'截取的剖视图。
[0034] 图3是示出根据本发明的示例性实施例的像素的等效电路的电路图。
[0035] 图4是放大了图1的部分“A”的图。
[0036] 图5和图6是图1的部分“A”的其它放大图。
[0037] 图7是示出根据本发明的另一示例性实施例的显示装置的一个像素的平面图。
[0038] 图8是沿着图7中的线II-II'截取的剖视图。
[0039] 图9是图7的部分“B”的放大图。
[0040] 图10和图11是图7的部分“B”的其它放大图。
[0041] 图12是示出根据本发明的又一示例性实施例的显示装置的一个像素的平面图。
[0042] 图13是示出根据本发明的又一示例性实施例的显示装置的一个像素的平面图。
具体实施方式
[0043] 在下面的描述中，出于解释的目的，阐述了许多具体细节，以提供对发明的各种示例性实施例的透彻的理解。如这里使用的“实施例”是采用这里公开的一个或更多个发明构思的装置或方法的非限制性示例。然而，明显的是，可以在没有这些具体细节或者具有一个或更多个等同布置的情况下实践各种示例性实施例。在其它情况下，以框图形式示出了公知的结构和装置，以避免使各种示例性实施例不必要地模糊。此外，各种示例性实施例可以是不同的，但不必是排它性的。例如，在不脱离发明构思的情况下，可以在另一示例性实施例中使用或实现示例性实施例的具体形状、构造和特性。
[0044] 除非另有说明，否则示出的示例性实施例将被理解为提供可以在实践中实现发明构思的一些方式的不同细节的示例性特征。因此，除非另有说明，否则在不脱离发明构思的情况下可以对各种实施例的特征、组件、模块、层、膜、面板、区域和/或方面等(在下文中单独地或共同地称作“元件”)进行另外组合、分离、互换和/或重新布置。
[0045] 通常提供在附图中使用交叉影线和/或阴影来使相邻元件之间的边界清晰。如此，除非被指定，否则交叉影线或阴影的存在与否都不传达或表示对特定材料、材料性质、尺寸、比例、所示元件之间的共性和/或元件的任意其它特性、属性、性质等的任何偏好或需求。此外，在附图中，出于清楚和/或描述的目的，可以夸大元件的尺寸和相对尺寸。当可以不同地实施示例性实施例时，可以与所描述的顺序不同地执行具体的工艺顺序。例如，可以基本上同时执行或者可以以与所描述的顺序相反的顺序执行两个连续描述的工艺。此外，同样的附图标记表示同样的元件。
[0046] 当元件或层被称作“在”另一元件或层“上”、“连接到”或者“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到或者直接结合到所述另一元件或层，或者可以存在中间元件或中间层。然而，当元件或层被称作“直接在”另一元件或层“上”、“直接连接到”或者“直接结合到”另一元件或层时，不存在中间元件或中间层。为此，术语“连接”可以在具有或不具有中间元件的情况下指物理连接、电连接和/或流体连接。此外，D1轴、D2轴和D3轴不限于直角坐标系的三个轴(诸如x轴、y轴和z轴)，并且可以以更广泛的意义来解释。例如，D1轴、D2轴和D3轴可以彼此垂直，或者可以表示彼此不垂直的不同方向。出于本公开的目的，“X、Y和Z中的至少一个(者/种)”和“从由X、Y和Z构成的组中选择的至少一个(者/种)”可以被解释为仅X、仅Y、仅Z或者X、Y和Z中的两个(者/种)或更多个(者/种)的任意组合(诸如以XYZ、XYY、YZ和ZZ为例)。如这里使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和所有组合。
[0047] 虽然这里可以使用术语“第一”、“第二”等来描述各种类型的元件，但是这些元件不应该受这些术语限制。这些术语用来将一个元件与另一元件区分开。因此，在不脱离公开的教导的情况下，可以将下面讨论的第一元件命名为第二元件。
[0048] 出于描述的目的，在这里可以使用诸如“在……下面”、“在……下方”、“在……之下”、“下面的”、“在……上方”、“上面的”、“在……之上”、“较高的”和“侧面”(例如，如在“侧壁”中)等的空间相对术语，从而来描述如附图中示出的一个元件与另一(另一些)元件的关系。除了附图中描绘的方位之外，空间相对术语还意在包含设备在使用、操作和/或制造中的不同方位。例如，如果附图中的设备被翻转，则被描述为“在”其它元件或特征“下方”或“下面”的元件随后将被定位为“在”所述其它元件或特征“上方”。因此，示例性术语“在……下方”可以包括上方和下方两种方位。此外，设备可被另外定位(例如，旋转90度或者在其它方位)，如此相应地解释这里使用的空间相对描述语。
[0049] 这里使用的术语是出于描述特定实施例的目的，而不意图成为限制。如这里所使用的，除非上下文另外清楚地指出，否则单数形式的“一个(种/者)”和“所述(该)”也意图包括复数形式。此外，术语“包含”、“包括”和/或变型用在本说明书中时，说明存在所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组，但是不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。还注意的是，如这里所使用的，术语“基本上”、“约(大约)”和其它类似术语用作近似术语而不是用作程度术语，并且如此用于解释本领域普通技术人员将认识到的测量值、计算值和/或提供值的固有偏差。
[0050] 这里参照作为理想化的示例性实施例和/或中间结构的示意图的剖视图和/或分解图来描述各种示例性实施例。如此，将预料到由例如制造技术和/或公差引起的图示的形状的变化。因此，这里公开的示例性实施例应不必被解释为局限于区域的具体示出的形状，而是将包括由例如制造导致的形状的偏差。以这样的方式，附图中示出的区域本质上可以是示意性的，这些区域的形状可能不反映装置的区域的实际形状，如此，不必意图成为限制。
[0051] 除非另有定义，否则这里所使用的所有术语(包括技术术语和科学术语)具有与本公开为其一部分的本领域的普通技术人员所通常理解的意思相同的意思。术语(诸如通用字典中定义的术语)应该被解释为具有与其在相关领域的上下文中的含义一致的含义，并且不应该以理想化或过于形式化的含义来解释，除非这里明确这样定义。
[0052] 在下文中，将参照图1至图6来详细地描述根据示例性实施例的显示装置。
[0053] 图1是示出根据本发明的示例性实施例的显示装置的一个像素的平面图，
[0054] 图2是沿着图1中的线I-I'截取的剖视图。
[0055] 如图1和图2中所示，根据本发明的示例性实施例的显示装置包括栅极线GL、数据线DL、第一基底110、薄膜晶体管TFT、栅极绝缘层130、存储电极STE、像素电极170、第二基底210、共电极220和液晶层300。
[0057] 栅极线GL、栅电极GE和存储电极STE位于第一基底110上。
[0058] 栅极线GL在第一基底110上沿第一方向D1延伸。尽管未示出，但是栅极线GL的端部可以连接到另一层或外部驱动电路。在这样的示例性实施例中，栅极线GL的端部为了与另一层或外部驱动电路连接而可以具有比栅极线GL的另一部分的面积大的面积。栅极线GL可以包括与栅电极GE的材料基本相同的材料，并且可以具有与栅电极GE的结构基本相同的结构(多层结构)。换言之，栅极线GL和栅电极GE可以在基本同一工艺中基本同时形成。
[0059] 栅电极GE可以具有从栅极线GL突出的形状。栅电极GE和栅极线GL可以形成为单个体。
[0060] 栅电极GE可以包括铝(Al)或其合金、银(Ag)或其合金、铜(Cu)或其合金以及钼(Mo)或其合金中的一种，或者可以由铝(Al)或其合金、银(Ag)或其合金、铜(Cu)或其合金以及钼(Mo)或其合金中的一种形成。可选择地，栅电极GE可以包括铬(Cr)、钽(Ta)和/或钛(Ti)，或者可以由铬(Cr)、钽(Ta)和/或钛(Ti)形成。在示例性实施例中，栅电极GE可以具有多层结构，所述多层结构包括具有不同物理性质的至少两个导电层。
[0061] 存储电极STE可以设置在平面上，并且位于相邻的栅极线GL之间和相邻的数据线DL之间。在平面上，存储电极STE的至少一部分与漏电极DE叠置。
[0062] 存储电极STE可以接收特定的电压。
[0063] 存储电极STE可以沿着与第一方向D1交叉的第二方向D2延伸以与像素电极170的至少一部分叠置。例如，如图1中所示，存储电极STE可以设置为在至少三侧上围绕像素电极
170。
170。
[0064] 存储电极STE可以具有“I”形状、“C”形状和“U”形状中的一种形状。图1中示出了具有“U”形状的存储电极STE，并且存储电极STE的凸的部分指向栅极线GL。
[0065] 如图2中所示，栅极绝缘层130设置在第一基底110、栅电极GE、栅极线GL和第一存储电极STE1上。在这样的示例性实施例中，栅极绝缘层130可以设置在包括栅电极GE、栅极线GL和第一存储电极STE1的第一基底110的整个表面的上方。
[0066] 栅极绝缘层130可以包括氮化硅(SiNx)或氧化硅(SiOx)，或者可以由氮化硅(SiNx)或氧化硅(SiOx)形成。栅极绝缘层130可以具有多层结构，所述多层结构包括具有不同物理性质的至少两个绝缘层。
[0067] 如图2中所示，半导体层SM位于栅极绝缘层130上。半导体层SM与栅电极GE的至少一部分叠置。
[0068] 半导体层SM可以包括多晶硅、非晶硅等。可选择地，半导体层SM可以包括多晶硅和诸如氧化铟-镓-锌(IGZO)或氧化铟锌锡(IZTO)的氧化物半导体中的一种，或者可以由多晶硅和诸如氧化铟-镓-锌(IGZO)或氧化铟锌锡(IZTO)的氧化物半导体中的一种形成。
[0069] 如图1中所示，数据线DL在栅极绝缘层130上沿着第二方向D2延伸。尽管未示出，但是数据线DL的端部可以连接到另一层或外部驱动电路。在这样的示例性实施例中，数据线DL的端部可以具有比数据线DL的另一部分的面积大的面积。
[0070] 数据线DL可以包括诸如钼、铬、钽、钛和/或其合金的难熔金属，或者可以由诸如钼、铬、钽、钛和/或其合金的难熔金属形成。数据线DL可以具有包括难熔金属层和低电阻导电层的多层结构。多层结构的示例可以包括：包含铬或钼(合金)下层和铝(合金)上层的双层结构；以及包含钼(合金)下层、铝(合金)中间层和钼(合金)上层的三层结构。在可选择的示例性实施例中，数据线DL可以包括不是上述材料的任何合适的金属和/或导体，或者可以由不是上述材料的任何合适的金属和/或导体形成。
[0071] 数据线DL沿着第二方向D2设置，并且与沿着第一方向D1定位的栅极线GL相交。数据线DL与栅极线GL绝缘。尽管未示出，但是数据线DL的与栅极线GL交叉的部分可以具有比数据线DL的另一部分的宽度小的宽度，栅极线GL的与数据线DL交叉的部分可以具有比栅极线GL的另一部分的宽度小的宽度。因此，可以减小位于每条数据线DL与每条栅极线GL之间的寄生电容。
[0072] 源电极SE设置在栅极绝缘层130和半导体层SM上。源电极SE与半导体层SM和栅电极GE叠置。源电极SE可以从数据线DL延伸，并且可以弯曲以具有朝向像素电极170突出的形状。源电极SE可以与数据线DL一体地形成。尽管未示出，但是源电极SE可以是数据线DL的一部分。
[0073] 源电极SE可以具有“I”形状、“C”形状和“U”形状中的一种形状。图1中示出了具有“U”形状的源电极SE，并且源电极SE的凸的部分指向栅极线GL。
[0074] 源电极SE可以包括与数据线DL的材料基本相同的材料，并且可以具有与数据线DL的结构基本相同的结构(多层结构)。源电极SE和数据线DL可以在基本同一工艺中基本同时形成。
[0075] 漏电极DE以距源电极SE预定距离设置在栅极绝缘层130和半导体层SM上。漏电极DE与半导体层SM和栅电极GE叠置。薄膜晶体管TFT的沟道区位于漏电极DE与源电极SE之间。
[0076] 漏电极DE电连接到像素电极170。具体地，漏电极DE通过接触孔CNT电连接到像素电极170的连接电极175。
[0077] 漏电极DE可以包括与数据线DL的材料基本相同的材料，并且可以具有与数据线DL的结构基本相同的结构(多层结构)。漏电极DE、源电极SE和数据线DL可以在基本同一工艺中基本同时形成。
[0078] 根据本发明的示例性实施例，如图1和图2中所示，漏电极DE的至少一部分与栅电极GE叠置，漏电极DE的另一部分与存储电极STE叠置，这将参照图4至图6来详细描述。
[0079] 尽管未示出，但是欧姆接触层可以设置在半导体层SM与源电极SE之间以及半导体层SM与漏电极DE之间。欧姆接触层降低了半导体层SM与源电极SE以及半导体层SM与漏电极DE之间的界面电阻。
[0080] 欧姆接触层可以包括硅化物或者以高浓度掺杂有例如磷(P)和磷化氢(PH3)的n型杂质的n+氢化非晶硅，或者可以由硅化物或者以高浓度掺杂有例如磷(P)和磷化氢(PH3)的n型杂质的n+氢化非晶硅形成。
[0081] 尽管未示出，但是保护层可以设置在数据线DL、源电极SE、漏电极DE和栅极绝缘层130中的每个上。在这样的实施例中，保护层可以设置在包括数据线DL、源电极SE、漏电极DE、像素电极170和栅极绝缘层130中的每个的第一基底110的整个表面上。
[0082] 保护层可以包括例如氮化硅(SiNx)或氧化硅(SiOx)的无机绝缘材料，或者可以由例如氮化硅(SiNx)或氧化硅(SiOx)的无机绝缘材料形成。在这样的示例性实施中，可以使用具有光敏性和介电常数为约4.0的无机绝缘材料。可选择地，保护层可以具有包括下无机层和上有机层的双层结构，发现这赋予有机层优异的绝缘特性，并且不损坏半导体层SM的暴露部分。保护层可以具有大于或等于约 的厚度，例如，在约 至约 的范围内的厚度。
[0083] 如图2中所示，层间绝缘层160设置在数据线DL、源电极SE、漏电极DE和半导体层SM上。
[0084] 层间绝缘层160可以包括具有低介电常数的有机层。例如，层间绝缘层160可以包括具有比保护层的介电常数低的介电常数的光敏有机材料。
[0085] 参照图2，像素电极170设置在层间绝缘层160上。像素电极170通过连接电极175连接到漏电极DE。连接电极175通过接触孔CNT电连接到漏电极DE。
[0086] 像素电极170可以包括诸如氧化铟锡(ITO)或氧化铟锌(IZO)的透明导电材料，或者可以由诸如氧化铟锡(ITO)或氧化铟锌(IZO)的透明导电材料形成。在这样的示例性实施例中，ITO可以是多晶材料或单晶材料，IZO也可以是多晶材料或单晶材料。可选择地，IZO可以是非晶材料。
[0087] 像素电极170可以包括第一干电极171a、第二干电极171b、分支电极172、辅助干电极173和连接电极175。干电极171可以包括第一干电极171a和第二干电极171b。
[0088] 第一干电极171a可以沿着第二方向D2延伸，第二干电极171b可以沿着第一方向D1延伸。因此，第一干电极171a可以与第二干电极171b交叉。
[0089] 分支电极172可以相对于第一方向D1和第二方向D2倾斜地从第一干电极171a和第二干电极171b延伸。
[0090] 辅助干电极173可以从至少一个分支电极172的端部延伸，并且可以连接到连接电极175。
[0091] 连接电极175与存储电极STE的至少一部分叠置。连接电极175通过接触孔CNT接触漏电极DE以电连接到漏电极DE。
[0092] 如图2中所示，液晶层300可以设置在第一基底110与第二基底210之间。液晶层300可以包括具有负介电各向异性并竖直取向的液晶分子。可选择地，液晶层300可以包括光聚合材料，并且在这样的实施例中，光聚合材料可以是反应性单体或反应性液晶原。
[0093] 尽管未示出，但是阻光层可以设置在第二基底210上。阻光层可以与栅极线GL、数据线DL和薄膜晶体管TFT叠置。换言之，阻光层可以与每条栅极线GL、每条数据线DL和每个薄膜晶体管TFT叠置。阻光层可以设置在第一基底110上而不是第二基底210上。阻光层可以包括黑色光敏树脂。
[0094] 尽管未示出，但是滤色器可以设置在第二基底210上以与像素电极170对应。滤色器的边缘可以设置在栅极线GL和数据线DL上。滤色器可以是红色滤色器、绿色滤色器、蓝色滤色器和白色滤色器中的一种。滤色器可以设置在第一基底110上而不是第二基底210上。滤色器可以包括上述颜色(红色、绿色、蓝色和白色)的中的任何颜色的光敏树脂。
[0095] 共电极220可以设置在第二基底210的整个表面下方。共电极220可以包括诸如氧化铟锡(ITO)或氧化铟锌(IZO)的透明导电材料，或者可以由诸如氧化铟锡(ITO)或氧化铟锌(IZO)的透明导电材料形成。在这样的实施例中，ITO可以是多晶材料或单晶材料，IZO也可以是多晶材料或单晶材料。共电极220通过短部分(未示出)连接到第一基底110的公共线(未示出)。共电极220通过短部(未示出)从公共线(未示出)接收共电压。
[0096] 图3是示出根据本发明的示例性实施例的像素的等效电路的电路图。
[0097] 参照图3，一个像素包括连接到栅极线GL和数据线DL的薄膜晶体管TFT。另外，一个像素包括液晶电容器Clc、存储电容器Cst和寄生电容器Cgd。
[0098] 液晶电容器Clc通过像素电极170和共电极220的叠置来形成。液晶层300由液晶电容器Clc来控制以表现图像的灰度级。
[0099] 如图2中所示，存储电容器Cst通过存储电极STE和漏电极DE的叠置来形成。存储电容器Cst被形成为保持像素电极170的电压，并且用于补充液晶电容器Clc的电荷存储能力。
[0100] 寄生电容器Cgd通过漏电极DE和栅电极GE的叠置来形成。
[0101] 当栅极高电压施加到栅极线GL时，像素中的薄膜晶体管TFT导通，并且数据电压(Vdata)通过数据线DL施加到像素电极170。因此，通过施加的数据电压(Vdata)对像素中的液晶电容器Clc和存储电容器Cst进行充电，从而增大像素电压Vp。一段时间后，当栅极低电压施加到栅极线GL时，薄膜晶体管TFT截止。在这样的示例性实施例中，由于栅极电压(Vg)的转变，导致像素电压Vp在栅极电压(Vg)的转变方向上偏移。如这里使用的，回扫电压(△Vkb)指像素电压Vp的改变量。也就是说，通过上述的回扫电压(△Vkb)来降低施加到像素电极170的像素电压Vp。
[0102] 在栅极低电压施加到栅极线GL之前和之后存储在像素中的电荷量(Qkb)是恒定的。因此，施加到栅极线GL的栅极高电压与栅极低电压之间的差(△Vg)和回扫电压(△Vkb)之间的关系满足下面的等式1。
[0103] 等式1：
[0104] Qkb＝(Cgd)△Vg＝(Cgd+Clc+Cst)△Vkb
[0105] 在等式1中，Qkb表示存储在像素中的电荷量，Cgd表示寄生电容，△Vg表示施加到栅极线GL的栅极高电压与栅极低电压之间的差，Clc表示液晶电容器的电容，Cst表示存储电容器的电容，以及△Vkb表示回扫电压。
[0106] 因此，可以由等式2表示基于施加到栅极线GL的栅极电压的改变量(△Vg)的回扫电压(△Vkb)。
[0107] 等式2：
[0108]
[0109] 图4是图1的部分“A”的放大图，图5和图6是图1的部分“A”的其它放大图。
[0110] 根据本发明的示例性实施例，漏电极DE可以具有“I”形状。
[0111] 漏电极DE包括非叠置部分、与栅电极GE叠置的第一叠置部分OVL1和与存储电极STE叠置的第二叠置部分OVL2。
[0112] 非叠置部分包括设置在第一叠置部分OVL1与第二叠置部分OVL2之间的第一非叠置部分NOVL1以及在远离第一非叠置部分NOVL1的方向上延伸的第二非叠置部分NOVL2。具体地，第一非叠置部分NOVL1从第一叠置部分OVL1延伸，并且不与像素电极170的连接电极
175叠置，第二非叠置部分NOVL2与像素电极170的连接电极175叠置。
175叠置，第二非叠置部分NOVL2与像素电极170的连接电极175叠置。
[0113] 第一叠置部分OVL1与栅电极GE叠置。第一叠置部分OVL1具有约3μm至约5μm的宽度Wd。如这里使用的，第一叠置部分OVL1的宽度Wd指第一叠置部分OVL1在第一方向D1上的长度。
[0114] 第二叠置部分OVL2与存储电极STE叠置。第二叠置部分OVL2具有约20μm至约40μm的宽度Wst。如这里使用的，第二叠置部分OVL2的宽度Wst指第二叠置部分OVL2在第一方向D1上的长度。
[0115] 根据本发明的示例性实施例，栅电极GE与漏电极DE叠置的第一叠置部分OVL1形成寄生电容器Cgd，存储电极STE与漏电极DE叠置的第二叠置部分OVL2形成存储电容器Cst。在这样的示例性实施例中，寄生电容器Cgd的电容与第一叠置部分OVL1的面积成比例，存储电容器Cst的电容与第二叠置部分OVL2的面积成比例。
[0116] 根据示例性实施例，如图5和图6中所示，尽管源电极SE和漏电极DE由于掩模未对准而在第二方向D2上偏移，但是第一叠置部分OVL1的面积与第二叠置部分OVL2的面积的比率可以基本相同。也就是说，尽管掩模未对准，并且源电极SE和漏电极DE在第二方向D2上移位，但是由第一叠置部分OVL1形成的寄生电容器Cgd的电容与由第二叠置部分OVL2形成的存储电容器Cst的电容的比率可以基本相同。因此，如等式2中所示，由寄生电容器Cgd与寄生电容器Cgd、存储电容器Cst和液晶电容器Clc的和的比率确定的回扫电压(△Vkb)可以具有恒定值。
[0117] 在下文中，将参照图7至图11来描述根据本发明的另一示例性实施例的显示装置。将从根据本发明的另一示例性实施例的显示装置的描述中省略根据本发明的示例性实施
例的显示装置的描述。
例的显示装置的描述。
[0118] 图7是示出根据本发明的另一示例性实施例的显示装置的一个像素的平面图，图8是沿着图7中的线II-II'截取的剖视图，图9是放大图7的部分“B”的图，图10和图11是图7的部分“B”的其它放大图。
[0119] 参照图7，栅电极GE可以具有在第二方向D2上从栅极线GL突出的形状。栅电极GE和栅极线GL可以形成为单个体。
[0120] 源电极SE可以具有“I”形状、“C”形状和“U”形状中的一种形状。在图7中示出了从数据线DL延伸并具有“C”形状的源电极SE，并且源电极SE的凸的部分指向数据线DL。
[0121] 如图7中所示，漏电极DE可以具有弯曲的形状。
[0122] 如图8中所示，一个像素包括液晶电容器Clc、存储电容器Cst和寄生电容器Cgd。
[0123] 液晶电容器Clc通过像素电极170和共电极220的叠置来形成。液晶层300由液晶电容器Clc控制以表达图像的灰度级。
[0124] 存储电容器Cst通过存储电极STE和漏电极DE的叠置来形成。存储电容器Cst被形成为保持像素电极170的电压，并且用于补充液晶电容器Clc的电荷存储能力。
[0125] 寄生电容器Cgd通过漏电极DE和栅电极GE的叠置来形成。
[0126] 参照图9，漏电极DE包括非叠置部分、与栅电极GE叠置的第一叠置部分OVL1和与存储电极STE叠置的第二叠置部分OVL2。
[0127] 非叠置部分包括从第一叠置部分OVL1延伸并未与像素电极170的连接电极175叠置的第一非叠置部分NOVL1以及未与存储电极STE叠置而与像素电极170的连接电极175叠
置的第二非叠置部分NOVL2。具体地，根据本发明的另一示例性实施例，漏电极DE可以以弯曲的形状延伸，第一存储电极STE1可以与第二存储电极STE2间隔开，第一非叠置部分NOVL1和第二非叠置部分NOVL2可以彼此接触。
置的第二非叠置部分NOVL2。具体地，根据本发明的另一示例性实施例，漏电极DE可以以弯曲的形状延伸，第一存储电极STE1可以与第二存储电极STE2间隔开，第一非叠置部分NOVL1和第二非叠置部分NOVL2可以彼此接触。
[0128] 第一叠置部分OVL1与栅电极GE叠置。第一叠置部分OVL1具有约3μm至约5μm的宽度Wd。如这里使用的，第一叠置部分OVL1的宽度Wd指第一叠置部分OVL1在第二方向D2上的长度。
[0129] 第二叠置部分OVL2和第二非叠置部分NOVL2与连接电极175叠置。第二叠置部分OVL2和第二非叠置部分NOVL2具有约20μm至约40μm的宽度Wst。如这里使用的，第二叠置部分OVL2和第二非叠置部分NOVL2的宽度Wst指第二叠置部分OVL2和第二非叠置部分NOVL2在第一方向D1上的长度。
[0130] 因此，根据本示例性实施例，第一叠置部分OVL1可以具有第二叠置部分OVL2的面积的约1/13至约1/4的面积。
[0131] 根据本发明的本示例性实施例，栅电极GE与漏电极DE叠置的第一叠置部分OVL1形成寄生电容器Cgd，存储电极STE与漏电极DE叠置的第二叠置部分OVL2形成存储电容器Cst。在这样的示例性实施例中，寄生电容器Cgd的电容与第一叠置部分OVL1的面积成比例，存储电容器Cst的电容与第二叠置部分OVL2的面积成比例。
[0132] 根据本示例性实施例，如图10和图11中所示，与图9中示出的源电极SE和漏电极DE相比，尽管掩模可以不对齐，并且源电极SE和漏电极DE可以在第一方向D1上偏移，但是第一叠置部分OVL1的面积与第二叠置部分OVL2的面积的比率可以基本相同。也就是说，尽管掩模不对齐，并且源电极SE和漏电极DE沿着第一方向D1偏移，但是由第一叠置部分OVL1形成的寄生电容器Cgd的电容与由第二叠置部分OVL2形成的存储电容器Cst的电容的比率可以基本相同。因此，如等式2中所示，由寄生电容器Cgd与寄生电容器Cgd、存储电容器Cst和液晶电容器Clc的和的比率确定的回扫电压(△Vkb)可以具有恒定值。
[0133] 在下文中，将参照图12描述根据本发明的又一示例性实施例的显示装置。
[0134] 图12是示出根据本发明的又一示例性实施例的显示装置的一个像素的平面图。
[0135] 根据本发明的又一示例性实施例，第二叠置部分OVL2与存储电极STE叠置，并且第二叠置部分OVL2具有随着离开第一叠置部分OVL1的距离沿着第二方向D2的增加而增加的宽度。具体地，第二叠置部分OVL2的至少一部分可以与存储电极STE叠置，且具有随着离开第一叠置部分OVL1的距离沿着第二方向D2的增加而逐渐增加的宽度。详细地，在具有随着与第一叠置部分OVL1的距离沿着第二方向D2的增加而逐渐增加的宽度的第二叠置部分
OVL2中，第二叠置部分OVL2在第一方向D1上的长度沿着第二方向D2的增加率可以恒定为约
1.0或更大且约2.0或更小。例如，当第二叠置部分OVL2与第一叠置部分OVL1在第二方向D2上间隔开约10μm时，第二叠置部分OVL2的至少一部分在第一方向D1上的宽度可以从约22μm逐渐增加到约34μm。换言之，第二叠置部分OVL2的边缘的至少一部分可以包括在平面上相对于第一方向D1和第二方向D2具有预定角度的倾斜部分。
OVL2中，第二叠置部分OVL2在第一方向D1上的长度沿着第二方向D2的增加率可以恒定为约
1.0或更大且约2.0或更小。例如，当第二叠置部分OVL2与第一叠置部分OVL1在第二方向D2上间隔开约10μm时，第二叠置部分OVL2的至少一部分在第一方向D1上的宽度可以从约22μm逐渐增加到约34μm。换言之，第二叠置部分OVL2的边缘的至少一部分可以包括在平面上相对于第一方向D1和第二方向D2具有预定角度的倾斜部分。
[0136] 另外，第二非叠置部分NOVL2的至少一部分可以具有随着离开第一叠置部分OVL1的距离沿着第二方向D2的增加而逐渐增加的宽度。
[0137] 根据本发明的又一示例性实施例，可以更加准确地保持像素的回扫电压。因此，可以改善显示装置的显示故障。
[0138] 在下文中，将参照图13来描述根据本发明的又一示例性实施例的显示装置。
[0139] 图13是示出根据本发明的又一示例性实施例的显示装置的一个像素的平面图。
[0140] 根据本发明的又一示例性实施例，第二叠置部分OVL2具有随着离开第一叠置部分OVL1的距离沿着第一方向D1的增加而较大的宽度。具体地，第二叠置部分OVL2可以具有随着离开第一叠置部分OVL1的距离沿着第一方向D1的增加而逐渐增加的位于第二方向D2上的长度。具体地，在具有随着与第一叠置部分OVL1的距离沿着第一方向D1的增加而逐渐增加的长度的第二叠置部分OVL2中，第二叠置部分OVL2在第二方向D2上的长度沿着第一方向D1的增加率可以恒定为约0.3或更大且约0.5或更小。例如，当第二叠置部分OVL2沿着第一方向D1与第一叠置部分OVL1间隔开约18μm时，第二叠置部分OVL2在第二方向D2上的长度可以从约22μm逐渐增加到约30μm。换言之，第二叠置部分OVL2的边缘的至少一部分可以包括在平面上相对于第一方向D1和第二方向D2具有预定角度的倾斜部分。
[0141] 另外，第二非叠置部分NOVL2的至少一部分可以具有随着远离第一叠置部分OVL1的距离沿着第一方向D1的增加而逐渐增加的位于第二方向D2上的长度。
[0142] 根据本发明的又一示例性实施例，可以更加准确地保持像素的回扫电压。
[0143] 如在前文中所阐述的，根据一个或更多个示例性实施例，因为即使由于掩模未对准而导致源电极和漏电极未对准，回扫电压也不会波动，所以可以改善显示装置的显示质量。
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