技术领域
[0001] 本实用新型涉及
半导体器件技术领域，特别涉及一种TFET器件。
背景技术
[0002] 近年来，以
硅集成
电路为核心的微
电子技术得到了迅速的发展，集成电路芯片的发展基本上遵循摩尔定律，即：当价格不变时，约每隔18个月，集成电路单位面积上晶体管的数目便会增加一倍，性能也将提升一倍。摩尔定律提出后的半个世纪的时间里，集成电路一直沿着这条定律向前发展。这一定律揭示了信息技术进步的速度。然而，随着微电子技术的发展，常规的硅基CMOS晶体管按比例缩小已变得越来越困难。而且，现今利用MOSFET制造的大多数电子产品，出现以下主要问题：第一，由于 MOSFET
沟道缩短导致漏电变大，即使关机或待机中也会不断消耗电
力。第二，传统MOSFET受物理机制的限制，其亚
阈值摆幅较高。
[0003] 为了能将MOSFET器件应用在超低压低功耗领域，采用新型导通机制而获得超陡
亚阈值斜率的器件结构和工艺制备方法已经成为小尺寸器件下大家关注的焦点。近些年来研究者们提出了一种可能的解决方案，就是采用隧穿
场效应晶体管(TFET)。TFET不同于传统MOSFET，其源漏掺杂类型相反，利用栅极控制
反向偏置的P-I-N结的带带隧穿实现导通，能突破传统 MOSFET亚阈值斜率60mV/dec的限制，并且其漏
电流非常小。TFET具有低
漏电流、低亚阈值斜率、低工作
电压和低功耗等诸多优异特性，但由于受源结隧穿几率和隧穿面积的限制，TFET面临着开态电流小的问题，远远比不上传统MOSFET器件，极大限制了TFET器件的应用。实用新型内容
[0004] 因此，为解决
现有技术存在的技术
缺陷和不足，本实用新型提出一种 TFET器件。
[0005] 具体地，本实用新型一个
实施例提出的一种TFET器件，包括：
[0006] 衬底材料101；
[0007] Ge
外延层102，设置于所述衬底材料101表面；
[0008] GeSn外延层103，设置于所述Ge外延层102表面；
[0009] 栅介质层104，设置于所述GeSn外延层103表面；
[0010] 栅极材料层105，设置于所述栅介质层104表面；
[0011] 源区106和漏区107，分别设置于所述GeSn外延层103两侧。
[0012] 其中，所述衬底材料101为N型
单晶硅。
[0013] 在本实用新型的一个实施例中，所述N型单晶硅的掺杂浓度为5× 1018cm-3。
[0014] 在本实用新型的一个实施例中，所述Ge外延层102的厚度为 200～300nm。
[0015] 在本实用新型的一个实施例中，所述GeSn外延层103为N型掺杂，掺杂离子为P+离子，掺杂浓度为1×1015cm-2。
[0016] 在本实用新型的一个实施例中，所述源区106的掺杂离子为P+离子，掺杂浓度为3×1019cm-2；所述漏区107的掺杂离子为BF2+离子，掺杂浓度为5×1018cm-2。
[0017] 与现有技术相比，本实用新型提供的TFET器件，较于传统MOS器件，该结构亚阈效应小，可以解决短沟效应；相对于传统Si材料，GeSn材料的载流子迁移率提高了数倍，而且通过对Sn组分的调节使间接带隙材料转化为直接带隙材料，增加载流子隧穿几率，从而提高了TFET器件的
频率特性。
附图说明
[0018] 下面将结合附图，对本实用新型的具体实施方式进行详细的说明。
[0019] 通过以下参考附图的详细说明，本实用新型的其它方面和特征变得明显，但是应当知道，该附图仅仅为解释的目的设计，而不是作为本实用新型的范围的限定，这是因为其应当参考附加的
权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
[0020] 图1为本实用新型实施例提供的一种TFET器件的示意图；
[0021] 图2a-图2j为本实用新型实施例提供的一种TFET器件制备方法示意图。
具体实施方式
[0022] 为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。
[0023] 实施例一
[0024] 请参见图1，图1为本实用新型实施例提供的一种TFET器件的示意图。包括：
[0025] 衬底材料101；
[0026] Ge外延层102，设置于所述衬底材料101表面；
[0027] GeSn外延层103，设置于所述Ge外延层102表面；
[0028] 栅介质层104，设置于所述GeSn外延层103表面；
[0029] 栅极材料层105，设置于所述栅介质层104表面；
[0030] 源区106和漏区107，分别设置于所述GeSn外延层103两侧。
[0031] 其中，所述衬底材料101为N型单晶硅。
[0032] 优选地，所述N型单晶硅的掺杂浓度为5×1018cm-3。
[0033] 具体地，所述Ge外延层102为N型轻掺杂的Ge层，所述Ge层经过激光再晶化工艺处理后形成所述Ge外延层102。
[0034] 其中，所述激光再晶化工艺为通过激光
热处理，将所述Si衬底(101)上的所述Ge外延层
熔化再结晶，其中，激光
波长为808nm，激光光斑尺寸 10mm×1mm，激光功率为1.5kW/cm2，激光移动速度为25mm/s。
[0035] 优选地，所述Ge外延层102的厚度为200～300nm。
[0036] 具体地，所述GeSn外延层103为N型掺杂，掺杂离子为P+离子，掺杂浓度为1×1015cm-2。
[0037] 其中，所述GeSn外延层103的厚度为146nm。
[0038] 优选地，所述源区106的掺杂离子为P+离子，掺杂浓度为3×1019cm-2；所述漏区107的掺杂离子为BF2+离子，掺杂浓度为5×1018cm-2。
[0039] 实施例二
[0040] 请参见图2a-图2j，图2a-图2j为本实用新型实施例提供的一种TFET 器件制备方法示意图。在上述实施例的
基础上，本实施例将较为详细地对本实用新型的TFET器件制备流程进行介绍。包括：
[0041] S101、衬底材料选取。选取掺杂浓度为5×1018cm-3的N型单晶硅(Si) 为衬底材料001。
[0042] S102、Ge层生长。如图2a所示，在500℃～600℃
温度下，利用
化学气相沉积(Chemical Vapor Deposition,CVD)工艺在所述衬底材料001表面生长厚度为200～300nm的N型轻掺杂Ge层002。
[0043] S103、保护层的制备。如图2b所示，利用CVD工艺在所述Ge层002 表面上淀积100～150nm SiO2层003。
[0044] S104、Ge外延层的制备及保护层
刻蚀。如图2b所示,将包括所述衬底材料001、所述Ge层002及所述SiO2层003的整个衬底材料加热至700℃，连续利用激光再晶化工艺晶化所述整个衬底材料，其中，激光波长为808nm，激光光斑尺寸10mm×1mm，激光功率为1.5kW/cm2，激光移动速度为 25mm/s，自然冷却所述整个衬底材料，利用
干法刻蚀工艺刻蚀所述SiO2层 003，得到由直接外延的Ge层002再晶化后形成的高
质量Ge外延层004。
[0045] S105、GeSn外延层生长。如图2c所示，在H2氛围中将温度降到350℃以下，SnCl4和GeH4分别作为Sn和Ge源。GeH4/SnCl4气体流量比为 6.14～6.18(由Ge/Sn组分决定，此处我们生长的是x＝0.86的GexSn1-x的GeSn 材料)。生长厚度为146nm的无掺杂的GeSn外延层005。
[0046] S106、外延层掺杂。如图2d所示，对GeSn外延层用
离子注入的方式，以20keV的
能量注入1×1015cm-2的P+离子，形成N型掺杂的GeSn外延层 006。
[0047] S107、淀积绝缘层与导电层。如图2e所示，淀积等效
氧化层厚度(EOT， equivalent oxide thickness)为0.7nm的高k栅介质层007与栅极材料层008。
[0048] S108、栅叠层
光刻。如图2f-图2g所示：
[0049] S1081、淀积形成第一层
光刻胶009，掩膜曝光，光刻出栅叠层区的图形。
[0050] S1082、分别刻蚀掉高k栅介质层007与栅极材料层008，直到露出N 型掺杂的GeSn外延层006。
[0051] S1083、去除第一层光刻胶009。
[0052] S109、源区定义。如图2h所示：
[0053] S1091、淀积形成第二层光刻胶010，光刻出源区的注入图形。
[0054] S1092、离子注入能量为8keV，剂量为3×1019cm-2的P+离子形成N 型掺杂的源区012。
[0055] S1093、去除第二层光刻胶010。
[0056] S110、漏区定义。如图2i-图2j所示：
[0057] S1101、淀积形成第三层光刻胶011，光刻出源区的注入图形。
[0058] S1102、离子注入能量为35keV，剂量为5×1018cm-2的BF2+离子，形成P型掺杂的漏区013。
[0059] S1103、去除第三层光刻胶011。
[0060] S111、源区和漏区的活化。源区和漏区在400℃的温度下快速
退火5min 激活杂质，形成TFET器件。
[0061] 综上所述，本文中应用了具体个例对本实用新型实施例提供的一种 TFET器件的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本
说明书内容不应理解为对本实用新型的限制，本实用新型的保护范围应以所附的权利要求为准。
