技术领域
[0001] 本
发明涉及一种
半导体集成
电路的制造方法，特别涉及一种双外延层的制造方法。
背景技术
[0002] 随着技术的发展，器件的关键尺寸(CD)越来越小，器件的工艺
节点达28nm以下时，往往需要在源漏区采用嵌入式外延层来改变
沟道区的应
力，从而提高载流子的迁移率并从而提高器件的性能。对于PMOS器件，嵌入式外延层通常采用锗
硅外延层(SiGe)；对于NMOS器件，嵌入式外延层通常采用磷硅外延层(SiP)。故通常在同一半导体衬底上需要集成锗硅外延层和磷硅外延层，需要采用双外延层(Dual EPI)的制造方法。如图1A至图1H所示，是现有双外延层的制造方法各步骤中的器件结构示意图；现有双外延层的制造方法包括如下步骤：
[0003] 步骤一、如图1A所示，提供形成有鳍体102的硅衬底101，在所述鳍体102之间形成有浅沟槽，在所述浅沟槽中填充有场
氧103，所述场氧103的顶部表面低于所述鳍体102的顶部表面使所述鳍体102的顶部露出；在所述硅衬底101上形成包括氮化硅的第一硬质掩膜层201，所述第一硬质掩膜层201
覆盖在各所述鳍体102的顶部表面和侧面。所述第一硬质掩膜层201的底部还包括氧化层2011。
[0004] 通常，形成所述第一硬质掩膜层201中的氮化硅时采用二氯甲硅烷(DCS)或硅烷作为硅源。在形成所述第一硬质掩膜层201的氮化硅的过程中容易产生硅悬挂键，为了消除氮化硅表面的悬挂键，在氮化硅生长过程的末尾阶段还包括结尾处理；通常，所述结尾处理采用NH3搭配
真空处理。
[0005] 图1A中，AA线左边表示所述第一含硅外延层104的形成区域，AA线右边表示所述第二含硅外延层105的形成区域。
[0006] 步骤二、如图1B所示，采用
光刻工艺形成
光刻胶图形202定义出第一含硅外延层104的形成区域；如图1C所示，对所述第一硬质掩膜层201进行
刻蚀将所述第一含硅外延层
104的形成区域的所述鳍体102顶部表面的所述第一硬质掩膜层201去除，所述第一含硅外延层104的形成区域的所述鳍体102的侧面保留有所述第一硬质掩膜层201，图1C中，在所述第一含硅外延层104的形成区域中所保留的所述第一硬质掩膜层用标记201a单独标出；所述第二含硅外延层105的形成区域的各所述鳍体102的顶部表面和侧面覆盖有所述第一硬质掩膜层201。
[0007] 步骤三、如图1D所示，进行
外延生长在所述第一含硅外延层104的形成区域中的所述鳍体102的顶部形成所述第一含硅外延层104；在生长所述第一含硅外延层104的过程中，所述第一硬质掩膜层201的氮化硅会产生硅悬挂键；特别是，所述第一含硅外延层104的形成区域中剩余的所述第一硬质掩膜层201a的氮化硅会产生硅悬挂键。
[0008] 通常，所述第一含硅外延层104为SiP外延层，所述第一含硅外延层104的形成区域用于形成NMOS管，所述第一含硅外延层104用于提高所述NMOS管的沟道区的载流子的迁移率。
[0009] 步骤四、如图1E所示，在所述硅衬底101上形成包括氮化硅的第二硬质掩膜层203。由图1E所示可知，所述第二硬质掩膜层203会覆盖在所述第二含硅外延层105的形成区域的所述第一硬质掩膜层201的表面上，以及所述第二硬质掩膜层203会覆盖在所述第一含硅外延层104的形成区域的各所述所述第一含硅外延层104的底部区域的剩余的所述第一硬质掩膜层201a的侧面。通常，所述第一含硅外延层104的顶部区域中的P掺杂浓度较大，故在所述第一含硅外延层104的顶部区域的侧面不形成所述第二硬质掩膜层203的氮化硅。
[0010] 通常，形成所述第二硬质掩膜层203中的氮化硅时采用二氯甲硅烷或硅烷作为硅源。在形成所述第二硬质掩膜层203的氮化硅的过程中容易产生硅悬挂键，为了消除氮化硅表面的悬挂键，在氮化硅生长过程的末尾阶段还包括结尾处理；通常，所述结尾处理采用NH3搭配真空处理。
[0011] 如图1F所示，将所述第二含硅外延层105的形成区域的各所述鳍体102的顶部表面的所述第二硬质掩膜层203去除。去除所述第二含硅外延层105的形成区域的各所述鳍体102的顶部表面的所述第二硬质掩膜层203的工艺采用刻蚀工艺并刻蚀区域需在刻蚀工艺前采用光刻工艺进行定义，刻蚀工艺后剩余的所述第二硬质掩膜层单独用标记203a表示。
[0012] 在所述第一含硅外延层104的形成区域，刻蚀后的所述第二硬质掩模层203a不能完全包覆剩余的所述第一硬质掩膜层201a从而使得所述第一硬质掩膜层201a的表面露出，硅悬挂键也会露出。
[0013] 步骤六、如图1G所示，进行外延生长在所述第二含硅外延层105的形成区域中的所述鳍体102的顶部形成所述第二含硅外延层105。在所述第二含硅外延层105的表面还形成有对应的盖帽层105a。
[0014] 通常，所述第二含硅外延层105为SiGe外延层，所述第二含硅外延层105的形成区域用于形成PMOS管，所述第二含硅外延层105用于提高所述PMOS管的沟道区的载流子的迁移率。
[0015] 由图1G所示可知，由于所述第一含硅外延层104的形成区域中具有悬挂键的所述第一硬质掩膜层201a的表面露出，故所述第二含硅外延层105的外延生长工艺会在悬挂键处形成
缺陷204。
[0016] 步骤七、如图1H所示，同时去除剩余的所述第一硬质掩膜层201a和所述第二硬质掩膜层203。通常，采用
磷酸去除所述第一硬质掩膜层201a和所述第二硬质掩膜层203中的氮化硅。由图1H所示可知，缺陷204并不能去除，故最后会影响产品的良率。
发明内容
[0017] 本发明所要解决的技术问题是提供一种双外延层的制造方法，能防止第一含硅外延层外延生长在第一硬质掩膜层的氮化硅中产生的硅悬挂键在第二含硅外延层的外延生长中产生缺陷，从而能提高产品良率。
[0018] 为解决上述技术问题，本发明提供的双外延层的制造方法包括如下步骤：
[0019] 步骤一、提供形成有鳍体的硅衬底，在所述鳍体之间形成有浅沟槽，在所述浅沟槽中填充有场氧，所述场氧的顶部表面低于所述鳍体的顶部表面使所述鳍体的顶部露出；在所述硅衬底上形成包括氮化硅的第一硬质掩膜层，所述第一硬质掩膜层覆盖在各所述鳍体的顶部表面和侧面。
[0020] 步骤二、光刻定义出第一含硅外延层的形成区域，对所述第一硬质掩膜层进行刻蚀将所述第一含硅外延层的形成区域的所述鳍体顶部表面的所述第一硬质掩膜层去除，所述第一含硅外延层的形成区域的所述鳍体的侧面保留有所述第一硬质掩膜层；所述第二含硅外延层的形成区域的各所述鳍体的顶部表面和侧面覆盖有所述第一硬质掩膜层。
[0021] 步骤三、进行外延生长在所述第一含硅外延层的形成区域中的所述鳍体的顶部形成所述第一含硅外延层；在生长所述第一含硅外延层的过程中，所述第一硬质掩膜层的氮化硅会产生硅悬挂键。
[0022] 步骤四、去除所述第一硬质掩膜层，以消除所述第一硬质掩膜层的硅悬挂键在后续的所述第二含硅外延层的生长工艺中形成缺陷。
[0023] 步骤五、在所述硅衬底上形成包括氮化硅的第二硬质掩膜层；将所述第二含硅外延层的形成区域的各所述鳍体的顶部表面的所述第二硬质掩膜层去除。
[0024] 步骤六、进行外延生长在所述第二含硅外延层的形成区域中的所述鳍体的顶部形成所述第二含硅外延层。
[0025] 步骤七、去除所述第二硬质掩膜层。
[0026] 进一步的改进是，步骤一中，形成所述第一硬质掩膜层中的氮化硅时采用二氯甲硅烷或硅烷作为硅源。
[0027] 进一步的改进是，步骤一中，形成所述第一硬质掩膜层的氮化硅时还包括结尾处理，所述结尾处理用于减少或消除所述第一硬质掩膜层中的氮化硅的硅悬挂键且使残留的硅悬挂键不露出。
[0028] 进一步的改进是，所述结尾处理采用NH3搭配真空处理；或者，所述结尾处理采用N2搭配真空处理。
[0029] 进一步的改进是，步骤五中，形成所述第二硬质掩膜层中的氮化硅时采用二氯甲硅烷或硅烷作为硅源。
[0030] 进一步的改进是，步骤五中，形成所述第二硬质掩膜层的氮化硅时还包括结尾处理，所述结尾处理用于减少或消除所述第二硬质掩膜层中的氮化硅的硅悬挂键且使残留的硅悬挂键不露出。
[0031] 进一步的改进是，所述结尾处理采用NH3搭配真空处理；或者，所述结尾处理采用N2搭配真空处理。
[0032] 进一步的改进是，步骤四中采用磷酸去除所述第一硬质掩膜层中的氮化硅；步骤七中采用磷酸去除所述第二硬质掩膜层中的氮化硅。
[0033] 进一步的改进是，所述第一含硅外延层为SiP外延层，所述第一含硅外延层的形成区域用于形成NMOS管，所述第一含硅外延层用于提高所述NMOS管的沟道区的载流子的迁移率。
[0034] 进一步的改进是，所述第二含硅外延层为SiGe外延层，所述第二含硅外延层的形成区域用于形成PMOS管，所述第二含硅外延层用于提高所述PMOS管的沟道区的载流子的迁移率。
[0035] 进一步的改进是，步骤一中，在所述鳍体上还形成有所述第一栅极结构，所述第一栅极结构覆盖在对应的所述鳍体的区域段中的侧面或者侧面和顶部表面。
[0036] 进一步的改进是，所述第一含硅外延层形成在对应的所述第一栅极结构的两侧，所述第二含硅外延层形成在对应的所述栅极结构的两侧。
[0037] 在步骤二完成之后以及步骤三进行外延生长之前，还包括对所述所述第一含硅外延层的形成区域的所述鳍体进行刻蚀形成凹槽的步骤。
[0038] 在步骤五完成之后以及步骤六进行外延生长之前，还包括对所述所述第二含硅外延层的形成区域的所述鳍体进行刻蚀形成凹槽的步骤。
[0039] 进一步的改进是，步骤七完成之后，还包括：
[0040] 进行N+源漏注入在所述NMOS管的形成区域中的所述第一栅极结构两侧的所述第一含硅外延层中形成所述NMOS管的源区和漏区的步骤。
[0041] 进行P+源漏注入在所述PMOS管的形成区域中的所述第一栅极结构两侧的所述第二含硅外延层中形成所述PMOS管的源区和漏区的步骤。
[0042] 进一步的改进是，所述第一栅极结构为伪栅极结构，包括依次
叠加的第一栅介质层和
多晶硅伪栅。
[0043] 进一步的改进是，还包括步骤：
[0044] 形成第零层层间膜，所述第零层层间膜填充在所述第一栅极结构之间的区域。
[0045] 去除所述第一栅极结构，在所述第一栅极结构去除的区域中形成由第二栅介质层和金属栅叠加而成的第二栅极结构。
[0046] 本发明在第一含硅外延层外延生长完成之后，直接将用于打开第一含硅外延层外延生长区域的第一硬质掩膜层的氮化硅全部去除，从而能防止第一含硅外延层外延生长在第一硬质掩膜层的氮化硅中产生的硅悬挂键在第二含硅外延层的外延生长中产生缺陷，从而能提高产品良率。
[0047] 另外，本发明还能第一硬质掩膜层的生长的末尾进行结尾处理，从而能减少或消除第一硬质掩膜层中的氮化硅的硅悬挂键且使残留的硅悬挂键不露出，防止第一硬质掩膜层的悬挂键对第一含硅外延层外延生长产生不利影响并消除由此产生的缺陷。
[0048] 另外，本发明还能第二硬质掩膜层的生长的末尾进行结尾处理，从而能减少或消除第二硬质掩膜层中的氮化硅的硅悬挂键且使残留的硅悬挂键不露出，防止第二硬质掩膜层的悬挂键对第二含硅外延层外延生长产生不利影响并消除由此产生的缺陷。
附图说明
[0049] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0050] 图1A-图1H是现有双外延层的制造方法各步骤中的器件结构示意图；
[0051] 图2是本发明
实施例双外延层的制造方法
流程图；
[0052] 图3A-图3H是本发明实施例双外延层的制造方法各步骤中的器件结构示意图。
具体实施方式
[0053] 如图2所示，是本发明实施例双外延层的制造方法流程图；如图3A至图3H所示，是本发明实施例双外延层的制造方法各步骤中的器件结构示意图；本发明实施例双外延层的制造方法包括如下步骤：
[0054] 步骤一、如图3A所示，提供形成有鳍体2的硅衬底1，在所述鳍体2之间形成有浅沟槽，在所述浅沟槽中填充有场氧3，所述场氧3的顶部表面低于所述鳍体2的顶部表面使所述鳍体2的顶部露出；在所述硅衬底1上形成包括氮化硅的第一硬质掩膜层301，所述第一硬质掩膜层301覆盖在各所述鳍体2的顶部表面和侧面。图3A中，在所述第一硬质掩膜层301的底部还形成有氧化层3011。
[0055] 本发明实施例中，形成所述第一硬质掩膜层301中的氮化硅时采用二氯甲硅烷或硅烷作为硅源。形成所述第一硬质掩膜层301的氮化硅时还包括结尾处理，所述结尾处理用于减少或消除所述第一硬质掩膜层301中的氮化硅的硅悬挂键且使残留的硅悬挂键不露出。通常，所述结尾处理采用NH3搭配真空处理。更优选择为，所述结尾处理采用N2搭配真空处理。
[0056] 在所述鳍体2上还形成有所述第一栅极结构，所述第一栅极结构覆盖在对应的所述鳍体2的区域段中的侧面或者侧面和顶部表面。
[0057] 后续形成的第一含硅外延层4和第二含硅外延层5都分别形成在对应的所述第一栅极结构的两侧。
[0058] 图3A中，BB线左边表示所述第一含硅外延层4的形成区域，BB线右边表示所述第二含硅外延层5的形成区域。
[0059] 步骤二、如图3B所示，光刻定义出第一含硅外延层4的形成区域，对所述第一硬质掩膜层301进行刻蚀将所述第一含硅外延层4的形成区域的所述鳍体2顶部表面的所述第一硬质掩膜层301去除，所述第一含硅外延层4的形成区域的所述鳍体2的侧面保留有所述第一硬质掩膜层301，图3B中，在所述第一含硅外延层4的形成区域中所保留的所述第一硬质掩膜层用标记301a单独标出；所述第二含硅外延层5的形成区域的各所述鳍体2的顶部表面和侧面覆盖有所述第一硬质掩膜层301。
[0060] 较佳选择为，在步骤二完成之后以及步骤三进行外延生长之前，还包括对所述所述第一含硅外延层4的形成区域的所述鳍体2进行刻蚀形成凹槽的步骤，这样能是后续形成的所述第一含硅外延层4为嵌入式结构。
[0061] 步骤三、如图3C所示，进行外延生长在所述第一含硅外延层4的形成区域中的所述鳍体2的顶部形成所述第一含硅外延层4；在生长所述第一含硅外延层4的过程中，所述第一硬质掩膜层301的氮化硅会产生硅悬挂键。
[0062] 本发明实施例中，所述第一含硅外延层4为SiP外延层，所述第一含硅外延层4的形成区域用于形成NMOS管，所述第一含硅外延层4用于提高所述NMOS管的沟道区的载流子的迁移率。
[0063] 步骤四、如图3D所示，去除所述第一硬质掩膜层301，以消除所述第一硬质掩膜层301的硅悬挂键在后续的所述第二含硅外延层5的生长工艺中形成缺陷；这里主要是消除保留在所述第一含硅外延层4的形成区域中所述第一硬质掩膜层301a的硅悬挂键可能会在所述第一含硅外延层4的形成区域中产生缺陷。
[0064] 本发明实施例中，采用磷酸去除所述第一硬质掩膜层301中的氮化硅。
[0065] 图3D中，进行去除所述第一硬质掩膜层301的工艺之后，在所述第二含硅外延层5的形成区域中还保留有标记301b对应的所述第一硬质掩膜层。
[0066] 步骤五、如图3E所示，在所述硅衬底1上形成包括氮化硅的第二硬质掩膜层302。由图3E所示可知，所述第二硬质掩膜层302会覆盖在所述第二含硅外延层5的形成区域的各所述鳍体2的顶表面和侧面，以及所述第二硬质掩膜层302会覆盖在所述第一含硅外延层4的形成区域的各所述所述第一含硅外延层4的底部区域的侧面。通常，所述第一含硅外延层4的顶部区域中的P掺杂浓度较大，故在所述第一含硅外延层4的顶部区域的侧面不形成所述第二硬质掩膜层302的氮化硅。
[0067] 本发明实施例中，形成所述第二硬质掩膜层302中的氮化硅时采用二氯甲硅烷或硅烷作为硅源。形成所述第二硬质掩膜层302的氮化硅时还包括结尾处理，所述结尾处理用于减少或消除所述第二硬质掩膜层302中的氮化硅的硅悬挂键且使残留的硅悬挂键不露出。所述结尾处理采用NH3搭配真空处理；或者，所述结尾处理采用N2搭配真空处理。
[0068] 如图3F所示，将所述第二含硅外延层5的形成区域的各所述鳍体2的顶部表面的所述第二硬质掩膜层302去除。去除所述第二含硅外延层5的形成区域的各所述鳍体2的顶部表面的所述第二硬质掩膜层302的工艺采用刻蚀工艺并刻蚀区域需在刻蚀工艺前采用光刻工艺进行定义，刻蚀工艺后剩余的所述第二硬质掩膜层单独用标记302a表示。
[0069] 通常，在步骤五完成之后以及步骤六进行外延生长之前，还包括对所述所述第二含硅外延层5的形成区域的所述鳍体2进行刻蚀形成凹槽的步骤，这样能使后续形成的所述第二含硅外延层5为嵌入式结构。
[0070] 步骤六、如图3G所示，进行外延生长在所述第二含硅外延层5的形成区域中的所述鳍体2的顶部形成所述第二含硅外延层5。在所述第二含硅外延层5的表面还形成有对应的盖帽层5a。
[0071] 通常，所述第二含硅外延层5为SiGe外延层，所述第二含硅外延层5的形成区域用于形成PMOS管，所述第二含硅外延层5用于提高所述PMOS管的沟道区的载流子的迁移率。
[0072] 步骤七、如图3H所示，去除所述第二硬质掩膜层302。本发明实施例中，采用磷酸去除所述第二硬质掩膜层302中的氮化硅。
[0073] 还包括：
[0074] 进行N+源漏注入在所述NMOS管的形成区域中的所述第一栅极结构两侧的所述第一含硅外延层4中形成所述NMOS管的源区和漏区的步骤。
[0075] 进行P+源漏注入在所述PMOS管的形成区域中的所述第一栅极结构两侧的所述第二含硅外延层5中形成所述PMOS管的源区和漏区的步骤。
[0076] 通常，所述第一栅极结构为伪栅极结构，包括依次叠加的第一栅介质层和多晶硅伪栅。之后，还包括步骤：
[0077] 形成第零层层间膜，所述第零层层间膜填充在所述第一栅极结构之间的区域。
[0078] 去除所述第一栅极结构，在所述第一栅极结构去除的区域中形成由第二栅介质层和金属栅叠加而成的第二栅极结构。
[0079] 之后完成后续的后段制程工艺(BEOL)。
[0080] 本发明实施例在第一含硅外延层4外延生长完成之后，直接将用于打开第一含硅外延层4外延生长区域的第一硬质掩膜层301的氮化硅全部去除，从而能防止第一含硅外延层4外延生长在第一硬质掩膜层301的氮化硅中产生的硅悬挂键在第二含硅外延层5的外延生长中产生缺陷，从而能提高产品良率。
[0081] 另外，本发明实施例还能第一硬质掩膜层301的生长的末尾进行结尾处理，从而能减少或消除第一硬质掩膜层301中的氮化硅的硅悬挂键且使残留的硅悬挂键不露出，防止第一硬质掩膜层301的悬挂键对第一含硅外延层4外延生长产生不利影响并消除由此产生的缺陷。
[0082] 另外，本发明实施例还能第二硬质掩膜层302的生长的末尾进行结尾处理，从而能减少或消除第二硬质掩膜层302中的氮化硅的硅悬挂键且使残留的硅悬挂键不露出，防止第二硬质掩膜层302的悬挂键对第二含硅外延层5外延生长产生不利影响并消除由此产生的缺陷。
[0083] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多
变形和改进，这些也应视为本发明的保护范围。
