半导体装置的制造方法及电力转换装置
阅读：1041发布：2020-06-21
专利汇可以提供半导体装置的制造方法及电力转换装置专利检索，专利查询，专利分析的服务。并且本 发明 涉及 半导体 装置的制造方法及电 力 转换装置。针对具备埋入扩散层的半导体装置，提供缩短了工艺流程的制造方法。半导体装置具备：第1导电型的 外延 层，其设置于半导体衬底的第1主面之上；第1导电型的第1半导体区域，其从外延层的最表面设置到内部；以及第2导电型的第3半导体区域，其从第1半导体区域的底面设置到半导体衬底的内部，该半导体装置的制造方法包含：工序(a)，针对至少形成有源极区域、漏极区域及栅极 电极 的状态下的半导体衬底，对与第1主面相反侧的第2主面进行 研磨 ，使半导体衬底的厚度变薄；以及工序(b)，从研磨后的半导体衬底的第2主面侧进行第2导电型的杂质的 离子注入 ，形成第3半导体区域。，下面是半导体装置的制造方法及电力转换装置专利的具体信息内容。
1.一种半导体装置的制造方法，
该半导体装置具备：
第1导电型的半导体衬底；
第1导电型的外延层，其设置于所述半导体衬底的第1主面之上；
第1导电型的第1半导体区域，其从所述外延层的最表面设置到内部；
第2导电型的第2半导体区域，其设置为与所述第1半导体区域的侧面接触；
第2导电型的源极区域及漏极区域，它们选择性地设置于所述第1半导体区域的上层部；
栅极电极，其隔着栅极绝缘膜设置于所述源极区域和所述漏极区域之间的所述第1半导体区域之上；以及
第2导电型的第3半导体区域，其从所述第1半导体区域的底面设置到所述半导体衬底的内部，
该半导体装置的制造方法具备：
工序(a)，针对至少形成有所述源极区域、所述漏极区域及所述栅极电极的状态下的所述半导体衬底，对与所述第1主面相反侧的第2主面进行研磨，使所述半导体衬底的厚度变薄；以及
工序(b)，从研磨后的所述半导体衬底的所述第2主面侧进行第2导电型的杂质的离子注入，形成所述第3半导体区域，
所述工序(b)包含：工序(b-1)，进行离子注入以使得所述第3半导体区域的第2导电型的杂质浓度比所述第2半导体区域的杂质浓度高。
2.一种半导体装置的制造方法，
该半导体装置具备：
第1导电型的半导体衬底；
第1导电型的第1半导体区域，其从所述半导体衬底的第1主面的最表面设置到内部；
第2导电型的第2半导体区域，其设置为与所述第1半导体区域的侧面接触；
第2导电型的源极区域及漏极区域，它们选择性地设置于所述第1半导体区域的上层部；
栅极电极，其隔着栅极绝缘膜设置于所述源极区域和所述漏极区域之间的所述第1半导体区域之上；以及
第2导电型的第3半导体区域，其从所述第1半导体区域的底面设置到所述半导体衬底的内部，
该半导体装置的制造方法具备：
工序(a)，针对至少形成有所述源极区域、所述漏极区域及所述栅极电极的状态下的所述半导体衬底，对与所述第1主面相反侧的第2主面进行研磨，使所述半导体衬底的厚度变薄；以及
工序(b)，从研磨后的所述半导体衬底的所述第2主面侧进行第2导电型的杂质的离子注入，形成所述第3半导体区域，
所述工序(b)包含：工序(b-1)，进行离子注入以使得所述第3半导体区域的第2导电型的杂质浓度比所述第2半导体区域的杂质浓度高。
3.根据权利要求1或2所述的半导体装置的制造方法，其中，
所述半导体装置具备第2导电型的第4半导体区域，该第2导电型的第4半导体区域与所述第2半导体区域的底面接触，并且与所述第3半导体区域的端缘部接触，所述工序(b)包含形成所述第3半导体区域，并且形成所述第4半导体区域的工序，所述工序(b-1)包含进行离子注入以使得所述第4半导体区域的第2导电型的杂质浓度比所述第2半导体区域的杂质浓度高的工序。
4.根据权利要求1至3中任一项所述的半导体装置的制造方法，其中，
所述半导体装置还具备第1导电型的半导体层，该第1导电型的半导体层从研磨后的所述半导体衬底的所述第2主面的最表面设置到内部，
该半导体装置的制造方法还具备：工序(c)，从研磨后的所述半导体衬底的所述第2主面侧进行第1导电型的杂质的离子注入，在所述第2主面的表面内形成与所述半导体衬底相比杂质浓度高的所述半导体层。
5.一种电力转换装置，其具备：
主转换电路，其具有通过权利要求1至4中任一项所述的半导体装置的制造方法而形成的半导体装置，该主转换电路对被输入进来的电力进行转换而输出；
驱动电路，其将对所述半导体装置进行驱动的驱动信号输出至所述半导体装置；以及控制电路，其将对所述驱动电路进行控制的控制信号输出至所述驱动电路。
半导体装置的制造方法及电力转换装置
技术领域
[0001] 本发明涉及半导体装置的制造方法，特别涉及具备埋入扩散层的半导体装置的制造方法。
背景技术
[0002] 对于在高电位的主电源端子和低电位的主电源端子之间，对MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等开关器件进行图腾柱连接，其连接节点成为输出端子的逆变器而言，对高电位侧的开关器件进行控制的控制电路为所谓的HVIC(高电压集成电路：High Voltage Integrated Circuit)，与对低电位侧的开关器件进行控制的控制电路即所谓的LVIC(低电压集成电路：Low Voltage Integrated Circuit)相比，以更高的电位作为基准电位进行动作。
[0003] HVIC所使用的硅(Si)晶片大多使用包含P型杂质的P型衬底，为了P型衬底和P型阱区域的电隔离及寄生双极晶体管的动作抑制，例如如专利文献1所公开的那样，在P型阱区域之下形成被称为埋入杂质区域或埋入扩散层的N型扩散层。
[0004] 专利文献1：日本特开2004-349296号公报
[0005] 通常，在P型衬底的表面内形成了埋入扩散层后，在P型衬底之上使形成MOSFET等的外延层生长。因此，存在工艺流程变长，制造成本增加的问题。
发明内容
[0006] 本发明就是为了解决上述那样的问题而提出的，其目的在于针对具备埋入扩散层的半导体装置，提供缩短了工艺流程的制造方法。
[0007] 本发明涉及的半导体装置的制造方法为如下半导体装置的制造方法，该半导体装置具备：第1导电型的半导体衬底；第1导电型的外延层，其设置于所述半导体衬底的第1主面之上；第1导电型的第1半导体区域，其从所述外延层的最表面设置到内部；第2导电型的第2半导体区域，其设置为与所述第1半导体区域的侧面接触；第2导电型的源极区域及漏极区域，它们选择性地设置于所述第1半导体区域的上层部；栅极电极，其隔着栅极绝缘膜设置于所述源极区域和所述漏极区域之间的所述第1半导体区域之上；以及第2导电型的第3半导体区域，其从所述第1半导体区域的底面设置到所述半导体衬底的内部，该半导体装置的制造方法具备：工序(a)，针对至少形成有所述源极区域、所述漏极区域及所述栅极电极的状态下的所述半导体衬底，对与所述第1主面相反侧的第2主面进行研磨，使所述半导体衬底的厚度变薄；以及工序(b)，从研磨后的所述半导体衬底的所述第2主面侧进行第2导电型的杂质的离子注入，形成所述第3半导体区域，所述工序(b)包含：工序(b-1)，进行离子注入以使得所述第3半导体区域的第2导电型的杂质浓度比所述第2半导体区域的杂质浓度高。
[0008] 发明的效果
[0010] 图1是表示本发明涉及的实施方式1的半导体装置的结构的剖面图。
[0011] 图2是说明本发明涉及的实施方式1的半导体装置的制造方法的剖面图。
[0012] 图3是说明本发明涉及的实施方式1的半导体装置的制造方法的剖面图。
[0013] 图4是说明本发明涉及的实施方式1的半导体装置的制造方法的剖面图。
[0014] 图5是表示本发明涉及的实施方式2的半导体装置的结构的剖面图。
[0015] 图6是说明本发明涉及的实施方式2的半导体装置的制造方法的剖面图。
[0016] 图7是说明本发明涉及的实施方式2的半导体装置的制造方法的剖面图。
[0017] 图8是说明本发明涉及的实施方式2的半导体装置的制造方法的剖面图。
[0018] 图9是表示本发明涉及的实施方式3的半导体装置的结构的剖面图。
[0019] 图10是说明本发明涉及的实施方式3的半导体装置的制造方法的剖面图。
[0020] 图11是说明本发明涉及的实施方式3的半导体装置的制造方法的剖面图。
[0021] 图12是说明本发明涉及的实施方式3的半导体装置的制造方法的剖面图。
[0022] 图13是说明本发明涉及的实施方式3的半导体装置的制造方法的剖面图。
[0023] 图14是表示本发明涉及的实施方式4的半导体装置的结构的剖面图。
[0024] 图15是说明本发明涉及的实施方式4的半导体装置的制造方法的剖面图。
[0025] 图16是说明本发明涉及的实施方式4的半导体装置的制造方法的剖面图。
[0026] 图17是说明本发明涉及的实施方式4的半导体装置的制造方法的剖面图。
[0027] 图18是说明本发明涉及的实施方式4的半导体装置的制造方法的剖面图。
[0028] 图19是表示本发明涉及的实施方式5的电力转换系统的结构的框图。
[0029] 标号的说明
[0030] 1半导体衬底，2、13埋入扩散层，3外延层，4、5阱区域，6杂质层。
具体实施方式
[0031] <实施方式1>
[0032] 图1是表示本发明涉及的实施方式1的MOSFET 100的结构的剖面图。如图1所示，MOSFET 100设置于P型外延层3之上，该P型外延层3形成于以比较低的浓度(P-)包含P型(第1导电型)杂质的硅衬底等半导体衬底1之上。
[0033] 从外延层3的最表面到内部选择性地设置有包含P型杂质的阱区域5(第1半导体区域)，以与阱区域5的侧面接触的方式设置有包含N型(第2导电型)杂质的阱区域4(第2半导体区域)。另外，从阱区域5的底面到半导体衬底1的内部，设置有埋入扩散层2(第3半导体区域)，该埋入扩散层2以比较高的浓度(N+)包含N型杂质。此外，埋入扩散层2的杂质浓度比阱区域4高，为5×1013～5×1014/cm3。
[0034] 在阱区域5的上层部选择性地设置有以比较高的浓度(N+)包含N型杂质的源极区+域21及漏极区域22，漏极区域22设置于以比较高的浓度(N)包含N型杂质的元件隔离区域
24的上层部。另外，在阱区域5的上层部选择性地设置有以比较高的浓度(P+)包含P型杂质的背栅极区域23。此外，以上，关于杂质的导电型，将P型定义为“第1导电型”，将N型定义为“第2导电型”，但也可以是相反的定义。
24的上层部。另外，在阱区域5的上层部选择性地设置有以比较高的浓度(P+)包含P型杂质的背栅极区域23。此外，以上，关于杂质的导电型，将P型定义为“第1导电型”，将N型定义为“第2导电型”，但也可以是相反的定义。
[0035] 另外，在外延层3之上选择性地形成用于元件隔离的元件隔离绝缘膜7，源极区域21、漏极区域22及背栅极区域23通过元件隔离绝缘膜7而隔离。元件隔离绝缘膜7能够由LOCOS(Local Oxidation of Silicon)法或STI(Shallow Trench Isolation)法形成，但元件隔离绝缘膜7不是必须的。
[0036] 元件隔离区域24设置为包含漏极区域22，并且还包含源极区域21和漏极区域22之间的元件隔离绝缘膜7的下部。另外，从源极区域21和漏极区域22之间的元件隔离绝缘膜7的一部分上部到源极区域21的一部分上部，设置有栅极电极15。栅极电极15在阱区域5的上部隔着栅极绝缘膜16而设置，栅极绝缘膜16从元件隔离区域24的端缘部延伸到源极区域21的端缘部。在MOSFET 100进行动作时，在栅极绝缘膜16下部的元件隔离区域24的端缘部和源极区域21的端缘部之间的阱区域5的内部形成沟道。
[0037] 此外，在没有设置元件隔离绝缘膜7的情况下，在源极区域21和漏极区域22之间的阱区域5之上，隔着栅极绝缘膜16设置栅极电极15，在栅极绝缘膜16下部的源极区域21的端缘部和漏极区域22的端缘部之间的阱区域5的内部形成沟道。
[0038] 在外延层3之上，以覆盖栅极电极15及元件隔离绝缘膜7的方式设置层间绝缘膜8，以各自贯穿层间绝缘膜8而到达源极区域21、漏极区域22及背栅极区域23的方式设置有源极电极9、漏极电极10及背栅极电极11。
[0039] 而且，包含源极电极9、漏极电极10及背栅极电极11之上在内，在层间绝缘膜8之上设置有作为绝缘膜的钝化膜12。另外，在半导体衬底1的与设置有钝化膜12侧相反侧的背面，作为使耗尽层的延伸停止而防止穿通的穿通阻止部，设置有以比较高的浓度(P+)包含P型杂质的半导体层6。
[0040] 通过设置半导体层6，能够确保耐压。此外，半导体层6的P型杂质的杂质浓度比半导体衬底1的杂质浓度高，为1×1016～1×1017/cm3。
[0041] 埋入扩散层2形成在距离外延层3的最表面10μm左右的深度的位置，与在外延层3中形成的阱区域4连接。由此，半导体衬底1与在外延层3中形成的阱区域5电隔离。
[0042] 接着，使用图2～图4对MOSFET 100的制造方法进行说明。首先，在图2所示的工序中，在P型半导体衬底1的第1主面(前表面)之上形成P型外延层3。将外延层3的厚度设为10μm左右，从外延层3的上表面，通过离子注入选择性地注入P型杂质，形成P型阱区域5，然后，通过离子注入选择性地注入N型杂质，形成与阱区域5的侧面接触的N型阱区域4。
[0043] 然后，在阱区域5的上层部通过离子注入选择性地形成元件隔离区域24，在外延层3之上通过LOCOS法或STI法选择性地形成元件隔离绝缘膜7。然后，在没有形成元件隔离绝缘膜7的区域，通过离子注入选择性地形成源极区域21、漏极区域22及背栅极区域23。此外，在形成元件隔离绝缘膜7后，在外延层3之上形成硅氧化膜，在形成源极区域21后，以从元件隔离区域24的端缘部到源极区域21的端缘部残留硅氧化膜的方式选择性地去除硅氧化膜，形成栅极绝缘膜16。
[0044] 接着，在从栅极绝缘膜16之上到元件隔离绝缘膜7的一部分上部形成栅极电极15后，以覆盖栅极电极15及元件隔离绝缘膜7的方式，例如由硅氧化膜形成层间绝缘膜8。
[0045] 接着，形成贯穿层间绝缘膜8而到达源极区域21、漏极区域22及背栅极区域23的接触孔，以将接触孔填埋的方式在层间绝缘膜8之上形成导体膜。此时，还形成到达栅极电极15的接触孔，在该接触孔也埋入导体膜，但省略了图示。
[0046] 接着，将导体膜图案化，形成源极电极9、漏极电极10及背栅极电极11，以覆盖它们的方式，例如由硅氧化膜形成钝化膜12。层间绝缘膜8及钝化膜12的合计厚度为10μm左右。
[0047] 此外，由于在上述MOSFET 100的各结构的制造中能够使用在半导体装置领域中公知的现有技术，杂质的种类、杂质浓度、杂质层的厚度等也可以由本领域技术人员适当地决定，因此省略详细的说明。
[0048] 接着，通过用粘接胶带等对钝化膜12之上进行保护，使用极薄晶片形成技术对半导体衬底1的第2主面(背面)进行研磨，从而如图3所示将半导体衬底1的厚度设为5～10μm左右。
[0049] 然后，在图4所示的工序中，从半导体衬底1的背面侧进行N型杂质的离子注入，在距离半导体衬底1的背面10μm左右的位置，选择性地形成埋入扩散层2。在该离子注入中，作为N型杂质例如使用磷(P)，注入能量需要5MeV左右。
[0050] 此外，在作为N型杂质而使用氢(质子)的情况下，由于在约2MeV的注入能量下硅衬底中的质子的射程距离为30μm左右，因此也可以将半导体衬底1的厚度设为30μm左右，在距离半导体衬底1的背面30μm左右的位置形成埋入扩散层2。
[0051] 最后，从半导体衬底1的背面侧进行P型杂质的离子注入，在半导体衬底1的背面的表面内形成作为穿通阻止部的半导体层6，由此得到图1所示的MOSFET 100。
[0052] 在以上说明的实施方式1的半导体装置的制造方法中，由于在形成MOSFET 100的各结构后，在晶片工艺的最终阶段从半导体衬底1的背面侧进行N型杂质的离子注入，形成埋入扩散层2，因此能够简化工艺流程、降低制造成本。另外，在需要在与半导体衬底1的前表面的距离深的位置形成埋入扩散层2的情况下，在现有的制造方法中需要将外延层形成得厚，工艺流程进一步变长，但在从半导体衬底1的背面侧通过离子注入而形成埋入扩散层2的方法中，工艺流程不会变长。如上所述，作为不能够采用现有的制造方法的情况下的替代制造方法，本实施方式1的制造方法也有效。
[0053] 另外，就图1所示的MOSFET 100而言，通过具有埋入扩散层2，从而阱区域5与半导体衬底1电隔离，能够给予与衬底电位独立的背栅极电位。
[0054] <实施方式2>
[0055] 图5是表示本发明涉及的实施方式2的MOSFET 200的结构的剖面图。此外，在图5中，对与使用图1说明过的MOSFET 100相同的结构标注相同的标号，省略重复的说明。
[0056] 如图5所示，MOSFET 200在半导体衬底1之上不具有外延层3，MOSFET 200的各结构设置于半导体衬底1之上。即，从半导体衬底1的第1主面(前表面)的最表面到内部选择性地设置有包含P型杂质的阱区域5，以与阱区域5的侧面接触的方式设置有包含N型杂质的阱区域4。另外，以与阱区域5的底面接触的方式，在半导体衬底1的内部设置有以比较高的浓度(N+)包含N型杂质的埋入扩散层2。在阱区域5的上层部设置有源极区域21、漏极区域22、背栅极区域23及元件隔离区域24。
[0057] 另外，在半导体衬底1的第1主面之上选择性地形成用于元件隔离的元件隔离绝缘膜7，源极区域21、漏极区域22及背栅极区域23通过元件隔离绝缘膜7而隔离。
[0058] 在半导体衬底1之上，以覆盖栅极电极15及元件隔离绝缘膜7的方式设置有层间绝缘膜8，以各自贯穿层间绝缘膜8而到达源极区域21、漏极区域22及背栅极区域23的方式设置有源极电极9、漏极电极10及背栅极电极11。
[0059] 埋入扩散层2形成在距离半导体衬底1的第1主面的最表面10μm左右的深度的位置，与在半导体衬底1中形成的阱区域4连接。由此，在半导体衬底1中形成的阱区域5和埋入扩散层2下部的半导体衬底1电隔离。
[0060] 接着，使用图6～图8对MOSFET 200的制造方法进行说明。首先，在图6所示的工序中，从P型半导体衬底1的第1主面(前表面)，通过离子注入选择性地注入P型杂质，形成P型阱区域5，然后，通过离子注入选择性地注入N型杂质，形成与阱区域5的侧面接触的N型阱区域4。
[0061] 此外，由于在阱区域5的上层部形成的源极区域21等杂质区域及在半导体衬底1的第1主面之上形成的层间绝缘膜8、源极电极9等的形成工序与使用图2说明过的MOSFET 100的形成工序相同，因此省略说明。
[0062] 接着，用粘接胶带等对钝化膜12之上进行保护，使用极薄晶片形成技术对半导体衬底1的第2主面(背面)进行研磨，由此如图7所示将半导体衬底1的厚度设为20μm左右。
[0063] 然后，在图8所示的工序中，从半导体衬底1的背面侧进行N型杂质的离子注入，在距离半导体衬底1的背面10μm左右的位置，选择性地形成埋入扩散层2。在该离子注入中，作为N型杂质例如使用磷(P)，注入能量需要5MeV左右。
[0064] 此外，在作为N型杂质而使用氢(质子)的情况下，由于在约2MeV的注入能量下硅衬底中的质子的射程距离为30μm左右，因此也可以将半导体衬底1的厚度设为30μm左右，在距离半导体衬底1的背面30μm左右的位置形成埋入扩散层2。
[0065] 最后，从半导体衬底1的背面侧进行P型杂质的离子注入，在半导体衬底1的背面的表面内形成作为穿通阻止部的半导体层6，由此得到图5所示的MOSFET 200。
[0066] 在以上说明的实施方式2的半导体装置的制造方法中，由于在形成MOSFET 200的各结构后，在晶片工艺的最终阶段从半导体衬底1的背面侧进行N型杂质的离子注入，形成埋入扩散层2，因此能够简化工艺流程、降低制造成本。
[0067] 另外，由于在半导体衬底1之上没有形成外延层，因此能够进一步简化工艺流程、进一步降低制造成本。
[0068] 另外，作为不能够采用现有的制造方法的情况下的替代制造方法，本实施方式2的制造方法也有效，这一点与实施方式1相同。
[0069] 另外，就图5所示的MOSFET 200而言，通过具有埋入扩散层2，从而阱区域5与半导体衬底1电隔离，能够给予与衬底电位独立的背栅极电位。
[0070] <实施方式3>
[0071] 图9是表示本发明涉及的实施方式3的MOSFET 300的结构的剖面图。此外，在图9中，对与使用图1说明过的MOSFET 100相同的结构标注相同的标号，省略重复的说明。
[0072] 如图9所示，MOSFET 300的各结构设置于外延层3之上，该外延层3设置于半导体衬底1的第1主面(前表面)之上，在该点上，与实施方式1的MOSFET 100相同。
[0073] 而且，从阱区域5的底面到半导体衬底1的内部，设置以比较高的浓度(N+)包含N型杂质的埋入扩散层2，并且以与外延层3内的阱区域4的底面接触的方式设置有以比较高的浓度(N+)包含N型杂质的埋入扩散层13(第4半导体区域)。
[0074] 埋入扩散层2形成在距离半导体衬底1的第1主面的最表面10μm左右的深度的位置，埋入扩散层13与埋入扩散层2相比形成在从外延层3的最表面起的距离浅的位置，与埋入扩散层2连接。由此，半导体衬底1与在外延层3中形成的阱区域5电隔离。此外，埋入扩散层2及13的杂质浓度比阱区域4高，为5×1013～5×1014/cm3。
[0075] 接着，使用图10～图13对MOSFET 300的制造方法进行说明。首先，在图10所示的工序中，在P型半导体衬底1的第1主面(前表面)之上形成P型外延层3。将外延层3的厚度设为10μm左右，从外延层3的上表面，通过离子注入选择性地注入P型杂质，形成P型阱区域5。
[0076] 接着，通过离子注入选择性地注入N型杂质，形成与阱区域5的侧面接触的N型阱区域4。在该情况下，阱区域4的形成区域不需要遍及外延层3的厚度方向的整个区域，也可以在阱区域4的下部残留外延层3。
[0077] 此外，然后，形成在阱区域5的上层部形成的源极区域21等杂质区域及在半导体衬底1的第1主面之上形成的层间绝缘膜8、源极电极9等，得到图11所示的结构。此外，由于这些形成工序与使用图2说明过的MOSFET 100的形成工序相同，因此省略说明。
[0078] 接着，用粘接胶带等对钝化膜12之上进行保护，使用极薄晶片形成技术对半导体衬底1的第2主面(背面)进行研磨，由此如图12所示将半导体衬底1的厚度设为5～10μm左右。
[0079] 然后，在图13所示的工序中，从半导体衬底1的背面侧进行N型杂质的离子注入，在距离半导体衬底1的背面10μm左右的位置，选择性地形成埋入扩散层2。在该离子注入中，作为N型杂质例如使用磷(P)，注入能量需要5MeV左右。
[0080] 此外，在作为N型杂质而使用氢(质子)的情况下，由于在约2MeV的注入能量下硅衬底中的质子的射程距离为30μm左右，因此也可以将半导体衬底1的厚度设为30μm左右，在距离半导体衬底1的背面30μm左右的位置形成埋入扩散层2。
[0081] 另外，同样地从半导体衬底1的背面侧进行N型杂质的离子注入，在距离半导体衬底1的背面十几μm左右的位置，选择性地形成埋入扩散层13。在该情况下，埋入扩散层13形成为与阱区域4连接，并且也与埋入扩散层2连接。在该离子注入中，作为N型杂质例如使用磷(P)，注入能量需要5MeV左右。
[0082] 最后，从半导体衬底1的背面侧进行P型杂质的离子注入，在半导体衬底1的背面的表面内形成作为穿通阻止部的半导体层6，由此得到图9所示的MOSFET 300。
[0083] 在以上说明的实施方式3的半导体装置的制造方法中，由于在形成MOSFET 300的各结构后，在晶片工艺的最终阶段从半导体衬底1的背面侧进行N型杂质的离子注入，形成埋入扩散层2及13，因此能够简化工艺流程、降低制造成本。
[0084] 另外，由于形成埋入扩散层13，因此阱区域4的形成区域不需要遍及外延层3的厚度方向的整个区域，阱区域4的形成变得容易。另外，由于用于形成阱区域4的注入离子的加速能量降低，因此还具有能够降低晶体缺陷的效果。
[0085] 另外，作为不能够采用现有的制造方法的情况下的替代制造方法，本实施方式3的制造方法也有效，这一点与实施方式1相同。
[0086] 另外，就图9所示的MOSFET 300而言，通过具有埋入扩散层2及13，从而阱区域5与半导体衬底1电隔离，能够给予与衬底电位独立的背栅极电位。
[0087] <实施方式4>
[0088] 图14是表示本发明涉及的实施方式4的MOSFET 400的结构的剖面图。此外，在图14中，对与使用图9说明过的MOSFET 300相同的结构标注相同的标号，省略重复的说明。
[0089] 如图14所示，MOSFET 400在半导体衬底1之上不具有外延层3，MOSFET 400的各结构设置于半导体衬底1之上。即，从半导体衬底1的第1主面(前表面)的最表面到内部选择性地设置包含P型杂质的阱区域5，以与阱区域5的侧面接触的方式设置有包含N型杂质的阱区域4。另外，以与阱区域5的底面接触的方式，在半导体衬底1的内部设置有以比较高的浓度(N+)包含N型杂质的埋入扩散层2及13。在阱区域5的上层部设置有源极区域21、漏极区域22、背栅极区域23及元件隔离区域24。
[0090] 另外，在半导体衬底1的第1主面之上选择性地形成用于元件隔离的元件隔离绝缘膜7，源极区域21、漏极区域22及背栅极区域23通过元件隔离绝缘膜7而隔离。
[0091] 在半导体衬底1之上，以覆盖栅极电极15及元件隔离绝缘膜7的方式设置有层间绝缘膜8，以各自贯穿层间绝缘膜8而到达源极区域21、漏极区域22及背栅极区域23的方式设置有源极电极9、漏极电极10及背栅极电极11。
[0092] 埋入扩散层2形成在距离半导体衬底1的第1主面的最表面10μm左右的深度的位置，埋入扩散层13与埋入扩散层2相比形成在从半导体衬底1的第1主面的最表面起的距离浅的位置，与埋入扩散层2连接。由此，在半导体衬底1中形成的阱区域5和埋入扩散层2下部的半导体衬底1电隔离。
[0093] 接着，使用图15～图18对MOSFET 400的制造方法进行说明。首先，在图15所示的工序中，从P型半导体衬底1的第1主面(前表面)，通过离子注入选择性地注入P型杂质，形成P型阱区域5。
[0094] 接着，通过离子注入选择性地注入N型杂质，形成与阱区域5的侧面接触的N型阱区域4。在该情况下，阱区域4的形成区域不需要与阱区域5的厚度相同。
[0095] 此外，然后，形成在阱区域5的上层部形成的源极区域21等杂质区域及在半导体衬底1的第1主面之上形成的层间绝缘膜8、源极电极9等，得到图16的结构。此外，由于这些形成工序与使用图2说明过的MOSFET 100的形成工序相同，因此省略说明。
[0096] 接着，用粘接胶带等对钝化膜12之上进行保护，使用极薄晶片形成技术对半导体衬底1的第2主面(背面)进行研磨，由此将半导体衬底1的厚度设为20μm左右。
[0097] 然后，在图18所示的工序中，从半导体衬底1的背面侧进行N型杂质的离子注入，在距离半导体衬底1的背面10μm左右的位置，选择性地形成埋入扩散层2。在该离子注入中，作为N型杂质例如使用磷(P)，注入能量需要5MeV左右。
[0098] 此外，在作为N型杂质而使用氢(质子)的情况下，由于在约2MeV的注入能量下硅衬底中的质子的射程距离为30μm左右，因此也可以将半导体衬底1的厚度设为30μm左右，在距离半导体衬底1的背面30μm左右的位置形成埋入扩散层2。
[0099] 另外，同样地从半导体衬底1的背面侧进行N型杂质的离子注入，在距离半导体衬底1的背面十几μm左右的位置，选择性地形成埋入扩散层13。在该情况下，埋入扩散层13形成为与阱区域4连接，并且也与埋入扩散层2连接。在该离子注入中，作为N型杂质例如使用磷(P)，注入能量需要5MeV左右。
[0100] 最后，从半导体衬底1的背面侧进行P型杂质的离子注入，在半导体衬底1的背面的表面内形成作为穿通阻止部的半导体层6，由此得到图14所示的MOSFET 400。
[0101] 在以上说明的实施方式4的半导体装置的制造方法中，由于在形成MOSFET 400的各结构后，在晶片工艺的最终阶段从半导体衬底1的背面侧进行N型杂质的离子注入，形成埋入扩散层2及13，因此能够简化工艺流程、降低制造成本。
[0102] 另外，由于在半导体衬底1之上没有形成外延层，因此能够进一步简化工艺流程、进一步降低制造成本。
[0103] 另外，由于形成埋入扩散层13，因此阱区域4的形成区域不需要与阱区域5的厚度相同，阱区域4的形成变得容易。另外，由于用于形成阱区域4的注入离子的加速能量降低，因此还具有能够降低晶体缺陷的效果。
[0104] 另外，作为不能够采用现有的制造方法的情况下的替代制造方法，本实施方式4的制造方法也有效，这一点与实施方式1相同。
[0105] 另外，就图14所示的MOSFET 400而言，通过具有埋入扩散层2及13，从而阱区域5与半导体衬底1电隔离，能够给予与衬底电位独立的背栅极电位。
[0106] <实施方式5>
[0107] 在本实施方式中，将实施方式1～4中说明过的半导体装置应用于电力转换装置。实施方式1～4中说明过的半导体装置并不限于特定的电力转换装置，但下面，作为实施方式5，对将实施方式1～4的半导体装置应用于三相逆变器的情况进行说明。
[0108] 图19是表示电力转换系统的结构的框图，在该电力转换系统中应用了本实施方式涉及的电力转换装置。
[0109] 图19所示的电力转换系统由电源500、电力转换装置600、以及负载700构成。电源500为直流电源，将直流电供给至电力转换装置600。电源500可以由各种电源构成，例如，能够由直流系统、太阳能电池、蓄电池构成，另外，也可以由与交流系统连接的整流电路及AC/DC转换器构成。另外，也可以由将从直流系统输出的直流电力转换为规定的电力的DC/DC转换器构成电源500。
[0110] 电力转换装置600为连接在电源500和负载700之间的三相逆变器，将从电源500供给的直流电力转换为交流电力，将交流电力供给至负载700。如图19所示，电力转换装置600具备：主转换电路601，其将直流电力转换为交流电力而输出；驱动电路602，其输出对主转换电路601的各开关器件进行驱动的驱动信号；以及控制电路603，其将对驱动电路602进行控制的控制信号输出至驱动电路602。
[0111] 负载700为由从电力转换装置600供给的交流电力驱动的三相电动机。此外，负载700并不限于特定的用途，为搭载于各种电气设备的电动机，例如，用作面向混合动力汽车、电动汽车、铁路车辆、电梯、或者空调设备的电动机。
[0112] 以下，对电力转换装置600的详细情况进行说明。主转换电路601具备开关器件和续流二极管(未图示)，通过使开关器件进行通断，从而将从电源500供给的直流电力转换为交流电力，供给至负载700。主转换电路601的具体的电路结构存在多种结构，但本实施方式涉及的主转换电路601为2电平的三相全桥电路，能够由6个开关器件和与各个开关器件反向并联的6个续流二极管构成。针对主转换电路601的各开关器件，应用上述实施方式1～4的任意者中说明过的半导体装置。6个开关器件两个两个地串联连接，构成上下桥臂，各上下桥臂构成全桥电路的各相(U相、V相、W相)。而且，各上下桥臂的输出端子即主转换电路601的3个输出端子与负载700连接。
[0113] 驱动电路602生成对主转换电路601的开关器件进行驱动的驱动信号，供给至主转换电路601的开关器件的控制电极。具体而言，按照来自后述的控制电路603的控制信号，将使开关器件成为导通状态的驱动信号、和使开关器件成为断开状态的驱动信号，输出至各开关器件的控制电极。在将开关器件维持为导通状态的情况下，驱动信号为大于或等于开关器件的阈值电压的电压信号(导通信号)，在将开关器件维持为断开状态的情况下，驱动信号为小于开关器件的阈值电压的电压信号(断开信号)。
[0114] 控制电路603对主转换电路601的开关器件进行控制以将所期望的电力供给至负载700。具体而言，基于应该供给至负载700的电力对主转换电路601的各开关器件应该成为导通状态的时间(导通时间)进行计算。例如，能够通过与应该输出的电压对应地对开关器件的导通时间进行调制的PWM控制对主转换电路601进行控制。而且，将控制指令(控制信号)输出至驱动电路602，以使得在各时刻将导通信号输出至应该成为导通状态的开关器件，将断开信号输出至应该成为断开状态的开关器件。驱动电路602按照该控制信号，将导通信号或断开信号作为驱动信号而输出至各开关器件的控制电极。
[0115] 在本实施方式涉及的电力转换装置中，由于作为主转换电路601的开关器件而应用实施方式1～4的任意者中说明过的半导体装置，因此阱区域5和半导体衬底1电隔离，能够给予与衬底电位独立的背栅极电位。
[0116] 在本实施方式中，对将实施方式1～4的半导体装置应用于2电平的三相逆变器的例子进行了说明，但并不限于此，能够应用于各种电力转换装置。在本实施方式中，设为2电平的电力转换装置，但也可以是3电平及多电平的电力转换装置，在将电力供给至单相负载的情况下也可以是单相逆变器。另外，在将电力供给至直流负载等的情况下，也可以应用于DC/DC转换器、AC/DC转换器。
[0117] 另外，电力转换装置并不限于上述负载为电动机的情况，例如，也能够用作放电加工机及激光加工机、或感应加热烹调器、非接触器供电系统的电源装置，并且也能够用作太阳能发电系统、蓄电系统等的功率调节器。
[0118] 此外，本发明可以在其发明的范围内将各实施方式自由地组合，对各实施方式适当进行变形、省略。
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