包含晶格匹配的稀释氮化物结的薄膜柔性多结光电器件及制造方法
阅读：1059发布：2020-06-19
专利汇可以提供包含晶格匹配的稀释氮化物结的薄膜柔性多结光电器件及制造方法专利检索，专利查询，专利分析的服务。并且公开了多结光电器件及制造方法。在一方面，该方法包括在衬底上形成第一p-n结构，所述第一p-n结构包括具有与所述衬底的晶格常数匹配的晶格常数的 半导体 ；在所述第一p-n结构上形成一个或多个附加p-n结构，所述一个或多个附加p-n结构中的每一个包括具有与所述衬底的晶格常数匹配的晶格常数的半导体，形成的所述一个或多个附加p-n结构中的最后一个的半导体包括稀释氮化物，并且所述多结光电器件包括所述第一p-n结构和所述一个或多个附加p-n结构；以及将所述多结光电器件从所述衬底分离。在一些实施方式中，在所述稀释氮化物之后可具有IV族p-n结构。，下面是包含晶格匹配的稀释氮化物结的薄膜柔性多结光电器件及制造方法专利的具体信息内容。
1.一种用于制造多结光电器件的方法，包括：
在衬底上形成第一p-n结构，所述第一p-n结构包括具有与所述衬底的晶格常数匹配的晶格常数的半导体；
在所述第一p-n结构上形成一个或多个附加p-n结构，所述一个或多个附加p-n结构中的每一个包括具有与所述衬底的晶格常数匹配的晶格常数的半导体，形成的所述一个或多个附加p-n结构中的最后一个的半导体包括稀释氮化物，并且所述多结光电器件包括所述第一p-n结构和所述一个或多个附加p-n结构；和
将所述多结光电器件从所述衬底分离。
2.根据权利要求1所述的方法，其中形成所述一个或多个附加p-n结构包括在所述第一p-n结构之后形成第二p-n结构，以及最后形成第三p-n结构。
3.根据权利要求1所述的方法，其中形成所述一个或多个附加p-n结构包括在所述第一p-n结构之后形成第二p-n结构，在所述第二p-n结构之后形成第三p-n结构，以及最后形成第四p-n结构。
4.根据权利要求1所述的方法，其中形成所述一个或多个附加p-n结构包括连续地形成四个或五个p-n结构。
5.根据权利要求1所述的方法，进一步包括在所述第一p-n结构和所述一个或多个附加p-n结构中的任意两个之间形成隧道结。
6.根据权利要求1所述的方法，其中将所述多结光电器件从所述衬底分离包括将所述多结光电器件定向为使得所述第一p-n结构是最接近所述多结光电器件的光入射表面的一个p-n结构，并且所述一个或多个附加p-n结构中最后形成的一个p-n结构离该表面最远。
7.根据权利要求1所述的方法，还包括在所述多结光电器件的最接近所述一个或多个附加p-n结构中的最后一个的表面上形成附加层，作为背面处理的一部分。
8.根据权利要求1所述的方法，还包括：为所述多结光电器件提供支撑层，所述支撑层具有介电层、半导体接触层、钝化层、透明导电氧化物层、抗反射涂层、金属涂层、粘合剂层、环氧树脂层或塑料涂层中的一个或多个，以增加回到最后一个p-n结构的光反射。
9.根据权利要求1所述的方法，其中所述衬底包括GaAs或Ge之一。
10.根据权利要求1所述的方法，其中所述第一p-n结构的半导体包括GaAs、AlGaAs、InGaP、InGaAs、AlInGaP、AlInGaAs、InGaAsP、AlInGaAsP、其合金或其衍生物中的一个或多个。
11.根据权利要求1所述的方法，其中形成的所述一个或多个附加p-n结构中的最后一个的所述稀释氮化物包括GaInNAs、GaInNAsSb、其合金或其衍生物中的一个或多个。
12.根据权利要求1所述的方法，其中：
所述稀释氮化物包括Ga1-yInyAs1-x-zNxSbz，
In的含量y在0至20％的范围内，
N的含量x在0至6％的范围内，并且
Sb的含量z在0至8％的范围内。
13.根据权利要求1所述的方法，其中所述一个或多个附加p-n结构中的最后一个的半导体的晶格常数与所述衬底的晶格常数以<0.4％的失配或应变匹配。
14.根据权利要求13所述的方法，其中所述一个或多个附加p-n结构中的每个其他p-n结构中的半导体包括GaAs、AlGaAs、InGaP、InGaAs、AlInGaP、AlInGaAs、InGaAsP、AlInGaAsP、其合金或衍生物中的一个或多个。
15.根据权利要求1所述的方法，其中所述第一p-n结构的半导体的带隙大于形成的所述一个或多个附加p-n结构中的最后一个的所述稀释氮化物的带隙。
16.根据权利要求1所述的方法，其中各个p-n结构的半导体的带隙从所述第一p-n结构到所述一个或多个附加p-n结构中的最后一个减小。
17.根据权利要求1所述的方法，其中：
在所述衬底上形成所述第一p-n结构包括使用外延生长工艺设置所述第一p-n结构，并且
形成的所述一个或多个附加p-n结构中的最后一个包括使用用于所述第一p-n结构的相同外延生长工艺设置所述一个或多个附加p-n结构中的最后一个。
18.根据权利要求1所述的方法，其中：
在所述衬底上形成所述第一p-n结构包括使用第一外延生长工艺设置所述第一p-n结构，并且
形成的所述一个或多个附加p-n结构中的最后一个包括使用不同于所述第一外延生长工艺的第二外延生长工艺设置所述一个或多个附加p-n结构中的最后一个。
19.根据权利要求18所述的方法，其中：
所述第一外延生长工艺在第一室中进行，并且
所述第二外延生长工艺在与所述第一室分开的第二室中进行，所述第二室可以连接或不连接到所述第一室。
20.根据权利要求18所述的方法，其中：
所述第一外延生长工艺是化学气相沉积CVD工艺，并且
所述第二外延生长工艺是分子束外延MBE工艺。
21.根据权利要求1所述的方法，其中通过使用包括以下中的一个或多个的外延生长工艺来提供所述第一p-n结构和所述一个或多个附加p-n结构中的任一个：
金属有机化学气相沉积MOCVD工艺、
氢化物气相外延HVPE工艺、
分子束外延MBE工艺、
金属有机气相外延MOVPE或OMVPE工艺、
液相外延LPE工艺、
近空间气相传输CSVT外延工艺、
等离子体增强化学气相沉积PECVD工艺、
物理气相沉积PVD工艺、
大气压化学气相沉积APCVD工艺、
原子层沉积ALD工艺、
低压化学气相沉积LPCVD工艺、
热丝化学气相沉积HWCVD工艺、
电感耦合等离子体增强化学气相沉积ICP-CVD工艺、
或
其他形式的CVD。
22.根据权利要求1所述的方法，其中将所述多结光电器件从所述衬底分离包括执行外延剥离ELO工艺以将所述多结光电器件从所述衬底剥离。
23.根据权利要求1所述的方法，还包括在所述衬底和所述第一p-n结构之间提供释放层，
其中将所述多结光电器件从所述衬底分离包括移除所述释放层。
24.根据权利要求23所述的方法，其中所述释放层包括AlAs。
25.根据权利要求23所述的方法，其中所述释放层包括AlGaAs，含量为AlxGa1-xAs，其中x＝1至0.3。
26.根据权利要求23所述的方法，其中所述释放层包括AlGaInP，含量为(AlxGa1-x)
0.5In0.5P，其中x＝1至0。
27.根据权利要求1所述的方法，其中：
所述衬底包括GaAs或Ge，
所述第一p-n结构的半导体包括带隙约为2.0eV至2.2eV的AlGaInP，并且
所述一个或多个附加p-n结构包括：
第二p-n结构，其在所述第一p-n结构之后形成并且具有包括带隙约为1.6eV至1.9eV的AlGaInP、GaInAsP或AlGaAs的半导体；
第三p-n结构，其在所述第二p-n结构之后形成并且具有包括带隙约为1.3eV至1.5eV的GaAs、AlInGaAs或GaInAsP的半导体的；以及
第四p-n结构，其在所述第三p-n结构之后形成，所述第四p-n结构是所述一个或多个附加p-n结构中的最后一个并且具有带隙约为1.1eV至1.3eV的稀释氮化物。
28.根据权利要求27所述的方法，还包括在所述第四p-n结构上形成第五p-n结构，所述第五p-n结构包括晶格常数的与所述衬底的晶格常数匹配的半导体，所述第五p-n结构的半导体包括带隙约为0.8eV至1.1eV的稀释氮化物。
29.根据权利要求28所述的方法，还包括在所述第五p-n结构上形成第六p-n结构，所述第六p-n结构包括晶格常数与所述衬底的晶格常数匹配的半导体，所述第五p-n结构的半导体包括带隙约为0.7eV的Ge。
30.根据权利要求1所述的方法，其中：
所述衬底包括GaAs或Ge，
所述第一p-n结构的半导体包括带隙约为1.75eV至1.95eV的AlGaInP，并且
所述一个或多个附加p-n结构包括：
第二p-n结构，其在所述第一p-n结构之后形成并且具有包括带隙约为1.eV的GaAs的半导体；和
第三p-n结构，其在所述第二p-n结构之后形成，所述第三p-n结构是所述一个或多个附加p-n结构中的最后一个并且具有带隙约为0.9eV至1.1eV的稀释氮化物。
31.根据权利要求1所述的方法，其中：
所述衬底包括GaAs或Ge，
所述第一p-n结构的半导体包括带隙约为1.75eV至1.95eV的AlGaInP，并且
所述一个或多个附加p-n结构包括：
第二p-n结构，其在所述第一p-n结构之后形成并且具有包括带隙约为1.3eV至1.5eV的GaAs、AlInGaAs或GaInAsP的半导体；和
第三p-n结构，其在所述第二p-n结构之后形成，所述第三p-n结构是所述一个或多个附加p-n结构中的最后一个并且具有带隙约为0.9eV至1.1eV的稀释氮化物。
32.根据权利要求1所述的方法，其中所述p-n结构中的每一个包括至少一个p-n结，所述至少一个p-n结的位置靠近所述多结光电器件的正面或者远离光入射侧。
33.根据权利要求1所述的方法，其中所述p-n结构中的每一个可以是异质结或同质结。
34.根据权利要求1所述的方法，还包括：
在所述一个或多个附加p-n结构的最后一个之后形成下一个p-n结构，所述下一个p-n结构包括晶格常数与所述衬底的晶格常数匹配的半导体，所述下一个p-n结构的半导体包括IV族半导体，并且所述多结光电器件包括所述第一p-n结构、所述一个或多个附加p-n结构和所述下一个p-n结构，
其中将所述多结光电器件与所述衬底分离包括将所述第一p-n结构、所述一个或多个附加p-n结构和所述下一个p-n结构与所述衬底分离。
35.根据权利要求34所述的方法，其中所述下一个p-n结构的IV族半导体包括Ge、Si、Sn、C、其合金或其衍生物中的一个或多个。
36.一种用于制造多结光电器件的方法，包括：
在衬底上形成第一p-n结构，所述第一p-n结构包括具有与所述衬底的晶格常数匹配的晶格常数的半导体；
在所述第一p-n结构上形成一个或多个附加p-n结构，所述一个或多个附加p-n结构中的每一个包括具有与所述衬底的晶格常数匹配的晶格常数的半导体，形成的所述一个或多个附加p-n结构中的倒数第二个的半导体包括稀释氮化物，形成的所述一个或多个附加p-n结构中的最后一个的半导体包括IV族半导体，并且所述多结光电器件包括所述第一p-n结构和所述一个或多个附加p-n结构；以及
将所述多结光电器件与所述衬底分离。
37.根据权利要求36所述的方法，其中形成的所述一个或多个附加p-n结构中的倒数第二个的稀释氮化物包括GaInNAs、GaInNAsSb、其合金或其衍生物中的一个或多个。
38.根据权利要求36所述的方法，其中形成的所述一个或多个附加p-n结构中的最后一个的IV族半导体包括Ge、Si、Sn、C、其合金或其衍生物中的一个或多个。
39.一种用于制造双结光电器件的方法，包括：
在衬底上形成第一p-n结构，所述第一p-n结构包括晶格常数与所述衬底的晶格常数匹配的半导体；
在所述第一p-n结构上形成第二p-n结构，所述第二p-n结构包括晶格常数与所述衬底的晶格常数匹配的半导体，所述第二p-n结构的半导体包括稀释氮化物，并且所述双结光电器件包括所述第一p-n结构和所述第二p-n结构；和
将所述双结光电器件与所述衬底分离，所述第二p-n结构或底部p-n结构可以进一步包括背反射层或光学工程背面，以增强所述底部p-n结构中的光吸收。
40.根据权利要求39所述的方法，其中所述第一p-n结构的半导体包括GaAs、AlGaAs、InGaP、InGaAs、AlInGaP、AlInGaAs、InGaAsP、AlInGaAsP、其合金或其衍生物中的一个或多个。
包含晶格匹配的稀释氮化物结的薄膜柔性多结光电器件及制
造方法
[0001] 相关申请的交叉引用
[0002] 本申请涉及2018年6月18日提交的名称为“THIN-FILM,FLEXIBLE OPTOELECTRONIC DEVICES INCORPORATING A SINGLE LATTICE-MATCHED DILUTE NITRIDE JUNCTION AND METHODS OF FABRICATION”的美国专利申请No.16/011,531，其内容通过引用整体并入本文。本申请要求2018年6月18日提交的名称为“THIN-FILM,FLEXIBLE MULTI-JUNCTION OPTOELECTRONIC DEVICES INCORPORATING LATTICE-MATCHED DILUTE NITRIDE JUNCTIONS AND METHODS OF FABRICATION”的美国专利申请No.16/011,516的权益，该申请通过引用明确地整体并入本文。
技术领域
[0003] 本公开的各方面一般涉及多结光电器件，更具体地涉及包含晶格匹配的稀释氮化物结的薄膜柔性多结光电器件以及制造该多结光电器件的方法。
背景技术
[0004] 需要提供与常规光电器件的效率相比具有改进的能量捕获效率的光电器件(例如，光伏电池)。然而，这些改进的器件需要具有成本效益、易于实现和/或适应现有环境。本公开描述了解决这些需求的技术解决方案的各个方面。发明内容
[0005] 以下给出一个或多个方面的简要概述，以便提供对这些方面的基本理解。该概述不是对所有考虑到的方面的广泛概述，并且既不旨在确定所有方面的关键或重要要素，也不旨在描绘任何或所有方面的范围。其目的是以简化形式给出一个或多个方面的一些概念，作为稍后给出的更详细描述的序言。
[0006] 本公开描述了包含晶格匹配的稀释氮化物结的薄膜柔性多结光电器件以及制造该多结光电器件的方法。例如，本公开描述了多结太阳能电池设计的各个方面，该多结太阳能电池设计可扩展到四(4)个或更多个结，可以生长为与GaAs衬底或Ge衬底晶格匹配，并且与外延剥离(epitaxial lift-off,ELO)或类似的衬底重复使用技术(如剥落(spalling)、激光剥离(laser lift-off)、剥离(exfoliation)等)兼容。此外，本文描述的技术允许多结光电器件沿反方向生长。
[0007] 在一个方面，描述了一种用于制造多结光电器件的方法，该方法包括在衬底上形成第一p-n结构，所述第一p-n结构包括具有与所述衬底的晶格常数匹配的晶格常数的半导体。该方法还包括在所述第一p-n结构上形成一个或多个附加p-n结构，所述一个或多个附加p-n结构中的每一个包括具有与所述衬底的晶格常数匹配的晶格常数的半导体，形成的所述一个或多个附加p-n结构中的最后一个的半导体包括稀释氮化物，并且所述多结光电器件包括所述第一p-n结构和所述一个或多个附加p-n结构。此外，该方法包括将所述多结光电器件从所述衬底分离。
[0008] 在一个方面，描述了另一种用于制造多结光电器件的方法，该方法包括在衬底上形成第一p-n结构，所述第一p-n结构包括具有与所述衬底的晶格常数匹配的晶格常数的半导体。该方法还包括在所述第一p-n结构上形成一个或多个附加p-n结构，所述一个或多个附加p-n结构中的每一个包括具有与所述衬底的晶格常数匹配的晶格常数的半导体，形成的所述一个或多个附加p-n结构中的倒数第二个的半导体包括稀释氮化物，形成的所述一个或多个附加p-n结构中的最后一个的半导体包括IV族半导体，并且所述多结光电器件包括所述第一p-n结构和所述一个或多个附加p-n结构。此外，该方法包括将所述多结光电器件从所述衬底分离。
[0009] 本文描述的以稀释氮化物或IV族作为底部结而结束的多结光电器件可以被配置为还包括可以与所述多结光电器件的各p-n结构或子单元一起生长、沉积或形成的背反射层和/或其他光学工程结构或层。
[0011] 附图仅示出了一些实施方式，因此不应视为限制范围。
[0012] 图1A和1B是示出根据本公开的方面的以稀释氮化物作为底部结的具有3个结(3J)或p-n结构的多结光电器件的示例的示图。
[0013] 图1C和1D是示出根据本公开的方面的以稀释氮化物作为底部结的具有2个结(2J)或p-n结构(双结器件)的多结光电器件的示例的示图。
[0014] 图2A和2B是示出根据本公开的方面的以稀释氮化物和/或IV族半导体材料作为底部结的多结光电器件的示例的示图。
[0015] 图3A和3B是示出根据本公开的方面的以稀释氮化物作为底部结的具有4个或更多个结(4J+)或p-n结构的多结光电器件的示例的示图。
[0016] 图4A和4B是示出根据本公开的方面的以稀释氮化物和/或IV族半导体材料作为底部结的具有4个或更多个结(4J+)或p-n结构的多结光电器件的示例的示图。
[0017] 图5A和5B是示出根据本公开的方面的以稀释氮化物作为底部结并且与衬底分离的具有3个结(3J)或p-n结构的多结光电器件的特定配置的示图。
[0018] 图6A和6B是示出根据本公开的方面的以稀释氮化物和/或IV族半导体材料作为底部结并且与衬底分离的多结光电器件的特定配置的示图。
[0019] 图7、8和9是示出根据本公开的方面的以稀释氮化物和/或IV族半导体材料作为底部结的多结光电器件的示例的示图。
[0020] 图10、11和12是示出根据本公开的方面的用于制造多结光电器件的方法的示例的流程图。
具体实施方式
[0021] 以下结合附图给出的详细描述旨在作为对各种配置的描述，而无意表示可实践本文描述的概念的仅有配置。该详细描述包括用于提供对各种概念的透彻理解的目的的具体细节。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，众所周知的组件以框图形式示出，以避免模糊这些概念。
[0022] 如上所述，本公开涉及包含晶格匹配的稀释氮化物结的多结光电器件以及用于形成这种多结光电器件的制造工艺。因此，本公开描述了可以用作本文描述的多结光电器件的诸如光伏器件、发光二极管(LED)或其他光电器件等薄膜器件的制造的各个方面。
[0023] 例如，期望改善诸如光伏电池或LED等光电器件的性能以提高其效率，而不会显著影响成本或增加器件的总尺寸。因此，这些器件应具有成本效益，易于实施和/或适应现有环境。本公开描述了解决这些需求的技术解决方案的各个方面。
[0024] 通常，通过改善电池的光吸收/转换效率或LED的光产生效率来改善诸如光伏电池(例如，太阳能电池)或LED等光电器件的性能。可以通过生长具有不同带隙的材料使得最高带隙材料位于面向光的一侧(例如，正面)并且最低带隙材料位于相对侧(例如，背面)来制造高效光伏电池。由于这种布置的结果，这导致不同层吸收不同能量的光子，提高了光伏电池的效率。通过串联组合堆叠的太阳能电池(例如，多结光电器件中的相邻p-n结构或子单元)，每一个可以具有相同电流，并且它们各自的电压被线性地相加以提供总体较高的效率并因此提供总体较高的功率。这可以使用不同的方法(晶格匹配、变质(metamorphic)、键合等)来实现；然而，每种方法都有其自身的优点和缺点。
[0025] 为了提高效率，需要生长多层不同带隙材料(即，具有不同能隙的材料)，但这可能需要不同晶格常数的材料来实现最佳带隙组合。生长衬底和不同层之间的晶格失配可能降低所得光伏电池的总效率(在发光二极管的操作中出现类似的低效率)。另一种方法是使用变质渐变层来生长晶格失配的多结光电器件(例如，晶格失配的多结太阳能电池)以允许晶格常数的差异，例如，使用InGaAs作为底部结。这种变质方法导致大量浪费的金属有机化学气相沉积(MOCVD)前体材料和降低的MOCVD工具吞吐量以及较大和较厚的器件。
[0026] 对于诸如光伏电池(例如，太阳能电池)和LED等光电器件，使用诸如(AlGaIn)(PAsSb)的标准合金的基于III-V族半导体材料的晶格匹配系统不允许生长GaAs带隙(～1.41eV)以下的晶格匹配材料。如上所述，为了提高光电器件的效率，可以使用具有不同带隙的多结来捕获或收集来自光谱的不同部分的能量。因此，为了超越现有技术的晶格匹配的GaInP/GaAs的效率(32.8％)，通常需要带隙约为～1.0eV的第三结。这可以通过使用合成渐变缓冲层以桥接从GaAs到GaInAs的晶格常数来生长上述变质(或晶格失配)的GaInAs结(带隙为～1eV)来实现。然而，该方法需要昂贵且体积大的变质缓冲层。此外，即使对于理想的串联双结太阳能电池(带隙为～1.7eV和～1.1eV)，最佳带隙组合也需要底部电池或结的带隙小于1.4eV，这是利用标准III-V族半导体材料(AlGaIn)(PAsSb)不可能实现的。
[0027] 稀释氮化物合金或仅稀释氮化物(例如，GaInAsN(Sb)合金)可以生长为与GaAs衬底晶格匹配，其带隙可调低于1.4eV至(例如，0.8eV至1.3eV)。因此，稀释氮化物合金可以允许晶格匹配的太阳能电池甚至超过四(4)个结或p-n结构，AM 1.5G效率接近38～39％。由于各种原因，这种方法很有吸引力。例如，可以晶格匹配地并且在反方向上外延生长光电器件的整个堆叠或层，以补充现有的外延剥离(ELO)工艺。所提出的方法可以实现轻质且柔性的多结光电器件(例如，多结太阳能电池)而不需要厚且昂贵的变质缓冲层。
[0028] 因此，本公开提出了在反方向上并且使用剥离工艺制造具有稀释氮化物结或p-n结构的多结光电器件。该方法使得能够制造轻质且柔性的薄膜多结光电器件，并且通过包括三(3)个或更多个结可以提供高效率。例如，该多结光电器件可以制成柔性的，使得它们可以支持例如1cm至850cm的曲率半径。此外，这些多结光电器件可以是轻质的，因为其可以具有例如500W/kg至5000W/kg的比功率(或能量密度)、200W/m2至500W/m2的面积能量密度以及0.05kg/m2至0.5kg/m2的面积质量密度(重量/面积)。此外，这些多结光电器件支持从AM0至AM1.5的光谱。
[0029] 本文描述的薄膜器件(例如，诸如光伏电池或LED的多结光电器件)一般包含外延生长层，所述外延生长层形成在设置于支撑衬底或晶片上或上方的释放层或牺牲层上。由此形成的薄膜器件可以是柔性单晶器件。通过外延工艺形成薄膜器件后，例如在外延剥离(ELO)工艺、激光剥离(LLO)工艺或剥落工艺期间，从支撑衬底或晶片移除或分离薄膜器件。
[0030] 如在本公开中使用的，层可以被描述为沉积或生长在一个或多个其他层“上”或“上方”。在一些实施例或实施方式中该术语表示该层可以直接沉积或生长在其他层的顶部上，或者可以表示一个或多个附加层可以沉积在该层和其他层之间。而且，所述其他层可以以任何顺序排列。为了更详细地描述本公开的特征，结合附图参考以下讨论。
[0031] 图1A示出示图100a，其示出了具有三(3)个结或p-n结构(例如，3J多结光电器件)的多结光电器件的一般示例。在该示例中，存在衬底或晶片110，在衬底或晶片110上设置有释放层115。虽然衬底110显示为单层，但它可包括多个层。例如，衬底110可以由GaAs或Ge制成。
[0032] 释放层115有时被称为牺牲层，可以提供释放层115以使多结光电器件能够从衬底100剥离或分离。在一些实施方式中，可以例如在沉积p-n结构之前在衬底上设置释放层
115，以能够通过使用外延剥离(ELO)工艺或其他类似工艺来剥离或分离p-n结构。释放层
115可包括AlAs、AlGaAs、AlGaInP或AllnP、或具有高Al含量的其他层、或其组合，并用于形成包含在多结光电器件内的各层的晶格结构，然后在ELO工艺期间蚀刻并移除。在其他实施方式中，可以使用替代的剥离工艺，如激光剥离(LLO)、离子注入和剥离、通过蚀刻掩埋氧化物层或掩埋多孔层的剥离、或剥落。释放层115中的Al含量可以变化。例如，当释放层115包括AlGaAs时，含量(concentration)可以是AlxGa1-xAs(其中x＝1至0.3)。在另一示例中，当释放层115包括AlGaInP时，含量可以是(AlxGa1-x)0.5In0.5P(其中x＝1至0)。
115，以能够通过使用外延剥离(ELO)工艺或其他类似工艺来剥离或分离p-n结构。释放层
115可包括AlAs、AlGaAs、AlGaInP或AllnP、或具有高Al含量的其他层、或其组合，并用于形成包含在多结光电器件内的各层的晶格结构，然后在ELO工艺期间蚀刻并移除。在其他实施方式中，可以使用替代的剥离工艺，如激光剥离(LLO)、离子注入和剥离、通过蚀刻掩埋氧化物层或掩埋多孔层的剥离、或剥落。释放层115中的Al含量可以变化。例如，当释放层115包括AlGaAs时，含量(concentration)可以是AlxGa1-xAs(其中x＝1至0.3)。在另一示例中，当释放层115包括AlGaInP时，含量可以是(AlxGa1-x)0.5In0.5P(其中x＝1至0)。
[0033] 然后在释放层115上方生长或沉积(这些术语可以互换使用)多结光电器件。例如，该示例中的多结光电器件包括如上所述的三个结或p-n结构。在释放层115上外延生长第一p-n结构120，在第一p-n结构120上外延生长第二p-n结构130，并且在第二p-n结构130上外延生长第三p-n结构，即稀释氮化物p-n结构140。
[0034] p-n结构可以指具有一个或多个半导体层的结构，并且其中一个或多个p-n结由所述一个或多个半导体层形成。因此，示图100a中的多结光电器件中的每个p-n结构可以包括一个或多个p-n结。结的位置(每个p-n结构中的p-n结的位置)可以形成在器件的正面附近(光入射侧)或者远离光入射侧(通常称为后异质结器件)。每个相应的p-n结构可以是同质结(即，p-n结构中的结的两侧由相同的材料组成)或者可以是异质结(即，p-n结构中的结的一侧可以由比厚吸收体/基层具有更大带隙的材料组成)。
[0035] 此外，示图100a中的多结光电器件中的每个p-n结构与衬底110晶格匹配。即，制造p-n结构的材料的晶格常数与制造衬底的材料的晶格常数相同。普通技术人员可以认识到，晶格常数的这种匹配还包括具有几乎(基本上)彼此匹配的晶格常数的材料。晶格常数的匹配或基本匹配是指允许形成两个不同且相邻的半导体材料的带隙变化区域而不引入晶体结构的变化。在一个示例中，每个p-n结构的材料或半导体的晶格常数以<0.4％的失配或应变与衬底110的晶格常数匹配。
[0036] 在该示例中，多结光电器件外延生长为阳光侧向下(例如，首先生长接收光的一侧)，从第一p-n结构120到稀释氮化物p-n结构140的带隙减小。即，制造第一p-n结构120的材料具有比制造第二p-n结构130的材料更大的带隙，该材料又具有比制造稀释氮化物p-n结构140的稀释氮化物更大的带隙。由于使用阳光侧向下生长方法来制造图1A中的多结光电器件，生长为顶部结或顶部p-n结构的稀释氮化物p-n结构140由于其在多结光电器件操作期间相对于能量源的位置而被称为底部结或底部p-n结构。
[0037] 在一些实施方式中，第一p-n结构120和第二p-n结构130可以例如由III-V族半导体材料制成，如InGaP或GaAs。第三p-n结构，即稀释氮化物p-n结构140，可以由稀释氮化物合金制成，如GaInNAs或GaInNAsSb，更一般地称为GaInAsN(Sb)，或其衍生物。在一个组成示例中，稀释氮化物p-n结构140包括Ga1-yInyAs1-x-zNxSbz，其中In的含量y在0至20％的范围内，N的含量x在0至6％的范围内，并且Sb的含量z在0至8％的范围内。
[0038] 第一p-n结构120和第二p-n结构130可以通过使用各种技术的外延生长形成，例如，金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、金属有机气相外延(MOVPE或OMVPE)、液相外延(LPE)、氢化物气相外延(HVPE)、近空间气相输运(CSVT)外延等。在一些实施方式中，第一p-n结构120和第二p-n结构130中的每一个基本上是单晶。也就是说，第一p-n结构120和第二p-n结构130均可包括单晶半导体材料。
[0039] 在一些实施方式中，可使用高生长速率沉积工艺(例如，高生长速率气相沉积工艺)来形成III-V族半导体材料的外延生长层。高生长速率沉积工艺使得生长的材料具有足够的质量以用于本文所述的光电器件的类型。高生长速率沉积工艺允许生长速率大于1μm/小时，如约10μm/小时或更高，或高达约100μm/小时或更高。例如，生长速率可为约10μm/小时、约20μm/小时、约30μm/小时、约40μm/小时、约50μm/小时、约60μm/小时、约70μm/小时、约80μm/小时、约90μm/小时、或约100μm/小时、这些值中的任何两个之间的某些特定速率(例如，约25μm/小时-20μm/小时至30μm/小时之间)、或这些值中的任何两个之间的某一范围(例如，范围从约20μm/小时至约30μm/小时)。在一些实施方式中，高生长速率沉积工艺允许生长速率大于100μm/小时，包括约120μm/小时的生长速率。如在本公开中使用的术语“约”可以表示例如偏离标称值的1％、2％、3％、4％、5％或10％的变化。高生长速率沉积工艺包括在处理系统内将衬底或晶片加热到约550℃或更高的沉积温度(例如，沉积温度可高达
750℃或850℃)，从而将晶片暴露于含有化学前体的沉积气体，如含III族的前体气体和含V族的前体气体，并且在衬底或晶片上沉积含III-V族半导体材料的层。含III族的前体气体可含有III族元素，如铟、镓或铝作为单独或组合的前体气体。例如，含III族的前体气体可以是三甲基铝、三乙基铝、三甲基镓、三乙基镓、三甲基铟、三乙基铟、二异丙基甲基铟或乙基二甲基铟中的一种。含V族的前体气体可含有V族元素或氮、磷、砷或锑的组合作为单独或组合的前体气体。例如，含V族的前体气体可以是苯基肼、二甲基肼、叔丁基胺、氨、膦、叔丁基膦、二膦基乙烷、胂、叔丁基胂、单乙基胂、三甲基胂、三甲基锑、三乙基锑或三异丙基锑、锑化氢中的一种。这份前体清单并不是一份详尽的清单，它可以包括可用于沉积包含Al、Ga、In、As、P、N、Sb的合金的任何前体。
750℃或850℃)，从而将晶片暴露于含有化学前体的沉积气体，如含III族的前体气体和含V族的前体气体，并且在衬底或晶片上沉积含III-V族半导体材料的层。含III族的前体气体可含有III族元素，如铟、镓或铝作为单独或组合的前体气体。例如，含III族的前体气体可以是三甲基铝、三乙基铝、三甲基镓、三乙基镓、三甲基铟、三乙基铟、二异丙基甲基铟或乙基二甲基铟中的一种。含V族的前体气体可含有V族元素或氮、磷、砷或锑的组合作为单独或组合的前体气体。例如，含V族的前体气体可以是苯基肼、二甲基肼、叔丁基胺、氨、膦、叔丁基膦、二膦基乙烷、胂、叔丁基胂、单乙基胂、三甲基胂、三甲基锑、三乙基锑或三异丙基锑、锑化氢中的一种。这份前体清单并不是一份详尽的清单，它可以包括可用于沉积包含Al、Ga、In、As、P、N、Sb的合金的任何前体。
[0040] 在一个实施方式中，第一p-n结构120和第二p-n结构130中的每一个可以包括多个p-n结，例如，第一p-n结、第二p-n结、直到第N p-n结。也就是说，第一p-n结构120和/或第二p-n结构130可以包括一个、两个或更多个p-n结。当在p-n结构中包括N个p-n结时，第一至第N-1p-n结中的每一个可包含各种砷化物、磷化物和氮化物层，如AlGaAs、InGaAs、AlInGaAsP、AlInP、InGaP、AlInGaP、其合金、其衍生物或其组合。例如，氮化物层和磷化物层可包括InGaP、AlInGaP、GaN、InGaN、AlGaN、AlInGaN、GaP、这些中的任何合金或这些中的任何衍生物中的一种或多种。第N个p-n结可包含各种砷化物、磷化物和氮化物层，如GaAs、AlGaAs、InGaAs、AlInGaAs、InGaAsP、AlInGaAsP、其合金、其衍生物及其组合。通常，这些p-n结中的每一个包括III-V族半导体材料，并且包括镓、铝、铟、磷、氮或砷中的至少一种。
[0041] 对于一些实施方式，第一p-n结构120和第二p-n结构130中的每一个可具有在发射极层和基极层之间形成的界面或中间层(例如，在p-n结或p-n结构中的发射极层与基极层之间)。中间层可包括任何合适的III-V族半导体材料，如GaAs、AlGaAs、InGaP、AlInGaP、InGaAsP、AlInGaAsP、AlInP或其组合。中间层可以是n掺杂的、p掺杂的或非有意掺杂的。例如，中间层的厚度可以例如在约5nm至约400nm的范围内。中间层位于p掺杂层和n掺杂层之间，并且可以由与n掺杂层或p掺杂层相同的材料构成，或者可以由与n掺杂层或p掺杂层不同的材料构成，和/或可以是渐变组分的层。由此形成的中间层可以为一个或多个异质结提供从相应的p-n结偏移的位置。这种偏移可以允许降低器件内的暗电流，从而改善其性能。
[0042] 与第一p-n结构120和第二p-n结构130类似，稀释氮化物p-n结构140可以通过使用与上述相同或不同的技术的外延生长来形成。在一些实施方式中，稀释氮化物p-n结构140基本上是单晶。此外，与第一p-n结构120和第二p-n结构130类似，稀释氮化物p-n结构140可以包括多个p-n结，例如，第一p-n结、第二p-n结、直到第N p-n结。也就是说，稀释氮化物p-n结构140可以包括一个、两个或更多个p-n结。此外，稀释氮化物p-n结构140可以具有在发射极层和基极层之间形成的界面或中间层(例如，在p-n结或p-n结构中的发射极层和基极层之间)。
[0043] 如本文所述，用于沉积或形成用于第一p-n结构120和第二p-n结构130的III-V族半导体材料的沉积工艺可以在各种类型的沉积室中进行。例如，一个连续进料沉积室可用于生长、沉积或以其他方式形成III-V族半导体材料。用于在稀释氮化物p-n结构140中使用的稀释氮化物合金的沉积工艺可以在各种沉积室中进行，并且在一些实施方式中，可以在与用于沉积或形成III-V族半导体材料的室分开和/或不同的室中进行。
[0044] 图1B示出示图100b，其示出了图1A中的多结光电器件，其中在p-n结构之间提供有可选的隧道结。例如，在第一p-n结构120和第二p-n结构130之间生长、沉积或以其他方式设置隧道结150a。类似地，在第二p-n结构130和稀释氮化物p-n结构140之间生长、沉积或以其他方式设置隧道结150b。
[0045] 第一p-n结构120、第二p-n结构130和稀释氮化物p-n结构140中的每一个内的p-n结是多结光电器件的电压产生p-n结。可以通过使用与本文所述相同或类似的设备和技术，基于III-V族半导体材料(例如，GaAs、AlGaAs或AlGaInP)生长隧道结150a和150b，以生长第一p-n结构120或第二p-n结构130。隧道结150a和150b可用于提供多个p-n结构和/或p-n结构内的多个p-n结之间的电耦合。
[0046] 图1C示出示图100c，其示出了具有上面结合图1A描述的衬底110、释放层115、第一p-n结构120和稀释氮化物p-n结构140的双结光电器件的一般示例。此外，图1D示出示图100d，其示出了图1C中的双结光电器件，其中在p-n结构之间提供有可选的隧道结(例如，隧道结150a)。图1C和1D中的双结光电器件可以使用如本文针对其他多结光电器件描述的类似材料、工艺和技术来生长、结构化、加工并最终剥离。如本申请中其他部分所述，具有稀释氮化物的双结的底部结可以采用背反射层和光学工程来增强光吸收。
[0047] 在双结光电器件的示例中，第一p-n结构120可以由III-V族半导体材料制成，如AlGaInP、AlGaAs或GaInAsP，并且具有1.6eV至1.8eV范围内的带隙，而稀释氮化物p-n结构140可以由本文所述的任何稀释氮化物合金制成，并且具有0.9eV至1.2eV范围内的带隙。
[0048] 如上所述，图1A、1B、1C和1D中描述的每个结构都可以用附加层实现，如背反射层和/或其他光学工程层，如下面参考图7、8和9更详细描述的。
[0049] 图2A示出示图200a，其示出了具有稀释氮化物p-n结构和IV族半导体材料p-n结构作为底部结的多结光电器件的一般示例。在该示例中，可以在稀释氮化物p-n结构140上任选地生长或沉积IV族p-n结构160(如虚线所示)。这样，倒数第二个生长稀释氮化物p-n结构140，最后生长IV族p-n结构160，使这两个p-n结构成为示图200a中所示的多结光电器件的底部结。在该示例中，类似于图1A中的示例，多结光电器件被外延生长为阳光侧向下(例如，首先生长接收光的一侧)，从第一p-n结构120到可选的IV族p-n结构160的带隙减小。
[0050] IV族p-n结构160可以包括外延生长的层，作为由IV族半导体材料制成的薄膜。IV族p-n结构160可以通过使用与用于第一p-n结构120、第二p-n结构130和稀释氮化物p-n结构140的那些不同的外延生长来形成。例如，等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)或大气压化学气相沉积(APCVD)可用于形成IV族p-n结构160。可用于形成IV族p-n结构160的其他技术包括溅射、原子层沉积(ALD)、氢化物气相外延(HVPE)、金属有机气相外延(MOVPE或OMVPE)、金属有机化学气相沉积(MOCVD)、电感耦合等离子体增强化学气相沉积(ICP-CVD)、热丝化学气相沉积(HWCVD)、低压化学气相沉积(LPCVD)和其他形式的化学气相沉积(CVD)。在一些实施方式中，IV族p-n结构160基本上是单晶(例如，IV族p-n结构160可包括单晶半导体材料)。为了实现这一点，可以将具有其他p-n结构的生长衬底110转移到不同的生长室，以使用诸如PECVD、PVD或APCVD的另一生长工艺在顶部上生长IV族p-n结构160。也可以使用高生长速率沉积工艺，以允许大于1μm/小时的生长速率，如约10μm/小时或更高、或高达约100μm/小时或更高。例如，生长速率可以是约10μm/小时、约20μm/小时、约30μm/小时、约40μm/小时、约50μm/小时、约60μm/小时、约70μm/小时、约80μm/小时、约90μm/小时、或约100μm/小时、这些值中的任何两个之间的某些特定速率(例如，约25μm/小时-在20μm/小时至30μm/小时之间)、或这些值中的任何两个之间的某一范围(例如，范围从约20μm/小时至约30μm/小时)。在一些实施方式中，高生长速率沉积工艺允许生长速率大于100μm/小时，包括约120μm/小时的生长速率。
[0051] 在另一方面，IV族p-n结构160可以包括多个p-n结，就像上面结合图1A描述的p-n结构一样。每个p-n结可以包含各种IV族半导体材料层，其可以使用不同的源极材料生长，包括但不限于异丁基锗烷、三氯化烷基锗、二甲基氨基锗三氯化物、锗烷、硅烷、乙硅烷、四氯化硅、四溴化碳、三溴氯化碳(carbontribromidechloride)等。这份前体清单并不是一份详尽的清单，它可能包括任何可用于沉积包含Si、Ge、Sn、C的合金的前体。通常，每个p-n结包含IV族半导体材料并包括硅、锗、锡和碳以及这些材料中的两种或更多种的混合物中的至少一种。
[0052] 图2B示出示图200b，其示出了图2A中的多结光电器件，其中在p-n结构之间提供有可选的隧道结。例如，除了图1B中所示的隧道结150a和150b之外，还可以在稀释氮化物p-n结构140和IV族p-n结构160之间生长、沉积或以其他方式设置隧道结150c。
[0053] 虽然可以基于III-V族半导体材料(例如，GaAs、AlGaAs或AlGaInP)生长隧道结150a和150b，但是可以基于III-V族半导体材料和/或IV族半导体材料生长隧道结150c。
[0054] 图3A示出示图300a，其示出了具有四个或更多个(4+)结或p-n结构的多结光电器件(例如，4J+多结光电器件)的一般示例。在该示例中，除了衬底110、释放层115、第一p-n结构120、第二p-n结构130和稀释氮化物p-n结构140之外，可以在第二p-n结构130和稀释氮化物p-n结构140之间生长一个或多个附加p-n结构。总体而言，图3A中的多结光电器件可以例如具有四(4)个p-n结构/结(4J多结光电器件)、五(5)个p-n结构/结(5J多结光电器件)、或者多于五个p-n结构/结。该示例中的多结光电器件也被外延生长为阳光侧向下(例如，首先生长接收光的一侧)，从第一p-n结构120到稀释氮化物p-n结构140的带隙减小。也就是说，所述一个或多个附加p-n结构将由晶格匹配的材料制成，该材料的带隙小于制造第二p-n结构130的材料的带隙，同时又大于制造稀释氮化物p-n结构的材料的带隙。
[0055] 所述一个或多个附加p-n结构可以由III-V族半导体材料并使用与上面结合第一p-n结构120和第二p-n结构130描述的技术相同或类似的技术制成。此外，类似于第一p-n结构120和第二p-n结构130，所述一个或多个附加p-n结构可以在其中包括一个或多个p-n结。
[0056] 图3B示出示图300b，其示出了图3A中的多结光电器件，其中在p-n结构之间提供有可选的隧道结。在该示例中，除了隧道结150a和150b之外，由于在第二p-n结构130和稀释氮化物p-n结构140之间形成有所述一个或多个附加p-n结构，可以提供其他隧道结。
[0057] 图4A和4B分别示出示图400a和400b，其示出了图3A(未示出隧道结)和图3B(示出隧道结)中的多结光电器件，其中在稀释氮化物p-n结构140上生长或沉积有可选的IV族p-n结构160。
[0058] 图5A示出示图500a，其示出了具有三(3)个p-n结构/结的多结光电器件的具体配置，其中稀释氮化物p-n结构/结作为底部结。
[0059] 在第一示例中，图5A中的多结光电器件包括由GaAs或Ge制成的衬底(在示图500a中称为GaAs或Ge衬底510)、与上述释放层115基本类似的释放层515、以及由带隙约1.75eV至1.95eV的GaInP制成的第一p-n结构(在示图500a中称为GaInP p-n结构520)。多结光电器件还包括在GaInP p-n结构520上生长或沉积的两个附加p-n结构。所述附加p-n结构包括在GaInP p-n结构520之后由带隙约1.4eV的GaAs制成的第二p-n结构(在示图500a中称为GaAs p-n结构530)以及在GaAs p-n结构530之后形成的第三p-n结构，第三p-n结构是所述附加p-n结构中的最后一个并且由带隙约0.9eV至1.1eV的稀释氮化物制成(称为GaInAsN(Sb)p-n结构540)。
[0060] 在第二示例中，图5A中的多结光电器件包括GaAs或Ge衬底510、释放层515、由AlGaInP制成并具有约1.75eV至1.95eV的带隙的GaInP p-n结构520、由GaAs、AlInGaAs或GaInAsP制成并具有约1.3eV至1.5eV的带隙的GaAs p-n结构530、以及由稀释氮化物制成的带隙约为0.9eV至1.1eV的GaInAsN(Sb)p-n结构540。
[0061] 图5B示出示图500b，其示出了例如使用本文所述的包括ELO工艺的不同剥离技术中的任何一种，从衬底510分离图5A中的多结光电器件。示图500b示出GaAs或Ge衬底510被从多结光电器件移除或分离的阳光侧向上(例如，接收光的一侧在顶部)的图5A的层堆叠，该多结光电器件具有从GaInP p-n结构520(顶部结)向下到GaInAsN(Sb)p-n结构540(底部结)带隙减小的配置。
[0062] 图5A和5B中描述的每个结构都可以以附加层来实施，如背反射层和/或其他光学工程层，如下面参考图7、8和9更详细描述的。
[0063] 图6A示出示图600a，其示出了具有多个p-n结构/结的多结光电器件的具体配置，其中稀释氮化物p-n结构/结作为底部结，或者可选地，稀释氮化物p-n结构/结和IV族p-n结构/结作为底部结。
[0064] 在该示例中，图6A中的多结光电器件包括由GaAs或Ge制成的衬底(在示图600a中称为GaAs或Ge衬底610)、与上述释放层115基本相似的释放层615、以及由带隙约2.0eV至2.2eV的AlGaInP制成的第一p-n结构(在示图600a中称为AlGaInP p-n结构620)。
[0065] 图6A中的多结光电器件还包括至少三个附加p-n结构。例如，该多结光电器件包括在AlGaInP p-n结构620之后形成的并由带隙约1.6eV至1.9eV的GaInP、GaInAsP或AlGaAs制成的第二p-n结构(在示图600a中称为GaInP、GaInAsP或AlGaAs p-n结构630)。
[0066] 该多结光电器件还包括在GaInP、GaInAsP或AlGaAs p-n结构630之后形成的并由带隙约1.3eV至1.5eV的GaAs、AlInGaAs或GaInAsP制成的第三p-n结构(在示图600a中称为(AlIn)GaAs或GaInAsP p-n结构630)。
[0067] 该多结光电器件还包括在(AlIn)GaAs或GaInAsP p-n结构630之后形成的第四p-n结构，其中第四p-n结构是附加p-n结构中的最后一个并且由带隙约1.1eV至1.3eV的稀释氮化物制成(在示图600a中称为GaInAsN(Sb)p-n结构650)。
[0068] AlGaInP p-n结构620、GaInP、GaInAsP或AlGaAs p-n结构630、(AlIn)GaAs或GaInAsP p-n结构640和GaInAsN(Sb)p-n结构650中的每一个都与GaAs或Ge衬底610晶格匹配。
[0069] 可选地(如虚线所示)，该多结光电器件还可以包括在GaInAsN(Sb)p-n结构650上的第五p-n结构，其中第五p-n结构与GaAs或Ge衬底610晶格匹配并且由带隙约0.8eV至1.1eV的稀释氮化物制成(在示图600a中称为GaInAsN(Sb)p-n结构660)。在这种情况下，GaInAsN(Sb)p-n结构660被认为是附加p-n结构中的最后一个。
[0070] 可选地(如虚线所示)，该多结光电器件还可以包括在GaInAsN(Sb)p-n结构660上的第六p-n结构，其中第六p-n结构与GaAs或Ge衬底610晶格匹配并且由带隙约0.7eV的Ge制成(在示图600a中称为Ge p-n结构670)。
[0071] 示图600a中还示出了在p-n结构之间的多个隧道结。例如，在AlGaInP p-n结构620和GaInP、GaInAsP或AlGaAs p-n结构630之间可选地存在隧道结650a。在GaInP、GaInAsP或AlGaAs p-n结构630和(AlIn)GaAs或GaInAsP p-n结构640之间也可选地存在隧道结650b。在(AlIn)GaAs或GaInAsP p-n结构640和GaInAsN(Sb)p-n结构650之间也可选地存在隧道结
650c。在GaInAsN(Sb)p-n结构650和GaInAsN(Sb)p-n结构660之间也可选地存在隧道结
650d。此外，在GaInAsN(Sb)p-n结构660和Ge p-n结构670之间也可选地存在隧道结650e。隧道结650a至650e中的每一个可以例如由AlGaAs、GaAs或AlGaInP制成。
650c。在GaInAsN(Sb)p-n结构650和GaInAsN(Sb)p-n结构660之间也可选地存在隧道结
650d。此外，在GaInAsN(Sb)p-n结构660和Ge p-n结构670之间也可选地存在隧道结650e。隧道结650a至650e中的每一个可以例如由AlGaAs、GaAs或AlGaInP制成。
[0072] 图6B示出示图600b，其示出了使用例如本文所述的包括ELO工艺的不同剥离技术中的任何一种，从GaAs或Ge衬底610分离图6A中的多结光电器件。示图500b示出GaAs或Ge衬底510被从多结光电器件移除或分离的阳光侧向上(例如，接收光的一侧在顶部)的图5A的层堆叠，该多结光电器件具有从AlGaInP p-n结构620(顶部结)向下到GaInAsN(Sb)p-n结构650(底部结)带隙减小的第一配置(4J配置)、或者从AlGaInP p-n结构620(顶部结)向下到GaInAsN(Sb)p-n结构660(底部结)带隙减小的第二配置(5J配置)、或从AlGaInP p-n结构
620(顶部结)向下到GaInAsN(Sb)p-n结构650(倒数第二个底部结)和Ge p-n结构670(底部结)带隙减小的第三配置(6J配置)。
620(顶部结)向下到GaInAsN(Sb)p-n结构650(倒数第二个底部结)和Ge p-n结构670(底部结)带隙减小的第三配置(6J配置)。
[0073] 图7示出示图700，其示出了多结光电器件的另一个一般示例。在该示例中，存在与由GaAs制成时与衬底110相对应的GaAs晶片710。GaAs缓冲层720设置在GaAs晶片710上，并且释放层115设置在GaAs缓冲层720上。接触层730形成在释放层115上，并且前窗740形成在接触层730上。
[0074] 接触层730可以是重n掺杂的。在一些实施方式中，掺杂浓度可在大于约5×1018cm-3的范围内，例如，大于约5×1018cm-3至约5×1019cm-3。接触层730的高掺杂允许与稍后沉积的金属层形成欧姆接触，而不执行任何退火步骤以形成这种欧姆接触。
[0075] 接触层730可以是掺杂有硅(Si)的GaAs。例如，在使用如上所述的高生长速率来形成多结光电器件的层的一些实施方式中，可以使用硅掺杂剂(作为n掺杂剂)以使掺杂浓度达到5×1018cm-3或更高。例如，可以以快速生长速率工艺引入前体乙硅烷以沉积硅掺杂剂。在其他实施方式中，硒(Se)或碲(Te)可在形成多结光电器件的至少一些层时用作掺杂剂。
[0076] 在示图700中所示的示例中，在从GaAs晶片710和GaAs缓冲层720移除或分离多结光电器件之前形成接触层730。所示结构的其余部分包括与上面结合图4A和4B所述的相同或类似的层。例如，第一p-n结构120形成在前窗740上，第二p-n结构130形成在第一p-n结构120上，稀释氮化物p-n结构140形成在第二p-n结构130上，并且可选地，IV族p-n结构160形成在稀释氮化物p-n结构140上。此外，可以在第二p-n结构130和稀释氮化物p-n结构140之间形成一个或多个附加p-n结构。还可选地，隧道结150a、150b和150c可以形成在它们各自的p-n结构之间以提供电耦合。
[0077] 例如，反射层750(也称为背反射层)和/或其他光学工程层可以形成在底部稀释氮化物p-n结构140或IV族p-n结构160(当存在时)上。
[0078] 可以在从GaAs晶片710分离多结光电器件(例如，从接触层730到稀释氮化物p-n结构140或可选的IV族p-n结构160)之前或之后在最后生长的p-n结构上沉积支撑层(未示出)。当在分离之前沉积时，多结光电器件和支撑层可以一起从GaAs晶片710和GaAs缓冲层720剥离(例如，分离、移除)。
[0079] 支撑层可包括介电层、半导体接触层(或简称接触层)、钝化层、透明导电氧化物层、抗反射涂层、金属涂层、粘合层、环氧树脂层或塑料涂层中的一个或多个。在实施例或实施方式中，支撑层由一种或多种材料构成，所述材料对例如用作剥离工艺(例如ELO)的一部分的酸具有化学耐酸性。在包括介电层作为支撑层的一部分的那些情况下，介电层包括有机或无机的介电材料。有机介电材料包括聚烯烃、聚碳酸酯、聚酯、环氧树脂、含氟聚合物、其衍生物及其组合中的任何一种，并且无机介电材料包括三硫化砷、硒化砷、α氧化铝(蓝宝石)、氟化镁、其衍生物及其组合中的任何一种。在包括接触层(或多个接触层)作为支撑层的一部分的那些情况下，根据最终的多结光电器件的所需组成，接触层可以包含III-V族半导体材料，如GaAs。
[0080] 图8示出示图800，其示出了从GaAs晶片810和GaAs缓冲层720分离后的图7中的多结光电器件。在示图800中，多结光电器件被示出为阳光侧向上，背面添加有反射层810，正面添加有金属830和抗反射(AR)涂层820。反射层810可以对应于图7中所示的反射层750。
[0081] 反射层810，也可称为反射背接触，是金属反射层或金属-介电反射层。这些反射背接触可以在多结光电器件被剥离之前或之后沉积，并且可以包括银、铝、金、铂、铜、镍、钼或其合金中的一种或多种。具有反射背接触的层可以通过气相沉积工艺沉积，如物理气相沉积(PVD)、溅射、电子束沉积(e-beam)、ALD、CVD、PE-ALD或PE-CVD，或者通过其他沉积工艺，包括喷墨印刷、丝网印刷、蒸发、电镀、无电沉积(e-less)或其组合。
[0082] 图9示出示图900，其示出了包括添加在背面的反射层810以及添加到正面的金属830和AR涂层820的图8中的多结光电器件。另外，在反射层810和稀释氮化物p-n结构140(或IV族p-n结构160，如果存在的话)之间，存在纹理层920、与纹理层920相邻的可选AR涂层
930、与反射层810接触的一种或多种金属910以及在所述一种或多种金属940的端部的可选的接触层940。由纹理层920和/或相邻的可选AR涂层930提供的表面纹理可以改善光在该表面处的散射，以及改善与金属和介电层的粘附性。
930、与反射层810接触的一种或多种金属910以及在所述一种或多种金属940的端部的可选的接触层940。由纹理层920和/或相邻的可选AR涂层930提供的表面纹理可以改善光在该表面处的散射，以及改善与金属和介电层的粘附性。
[0083] 与多结光电器件相关联的纹理化不必限于纹理层920和/或可选的相邻AR涂层930。可以在包括p-n结构的材料的生长期间实现表面的纹理化。这可以至少部分地通过使用p-n结构中的至少两种材料之间的晶格失配来实现，例如在Stranski-Krastanov工艺或Volmer-Weber工艺中，以在材料之间的界面处产生纹理。在另一实施方式中，p-n结构中或上的层可充当蚀刻掩模并且可以通过蚀刻工艺提供纹理。在又一个实施方式中，纹理可以通过物理研磨提供，如砂纸或喷砂或颗粒喷射或类似工艺。在又一个实施方式中，纹理可以通过不均匀的湿法或干法蚀刻工艺提供，该工艺在表面上产生微观上不均匀的特征。此外，可以使用与硅纹理化中使用的技术类似的技术来实现纹理，包括例如使用例如KOH的“随机金字塔”或“倒金字塔”蚀刻。
[0084] p-n结构的背面(如在该示例中)和/或正面(例如，最接近光被光伏电池接收或由LED发射的一侧)可以被纹理化以改善进入和/或离开器件的光散射。在如图9中所示的背面纹理化中，可以使用上述一种或多种纹理化技术对稀释氮化物材料和/或可选的IV族半导体材料进行纹理化。
[0085] 图10是说明根据本公开的方面的用于制造多结光电器件的方法1000的流程图。
[0086] 在框1010处，方法1000包括在衬底(例如，衬底110)上形成(例如，外延生长、沉积)第一p-n结构(例如，第一p-n结构120)，第一p-n结构包括具有与衬底的晶格常数匹配的晶格常数的半导体。
[0087] 在框1020处，方法1000包括在第一p-n结构上形成一个或多个附加p-n结构(例如，第二p-n结构120、...、稀释氮化物p-n结构140)，所述一个或多个附加p-n结构中的每一个包括具有与衬底的晶格常数匹配的晶格常数的半导体，形成的所述一个或多个附加p-n结构中的最后一个的半导体包括稀释氮化物，并且该多结光电器件包括第一p-n结构和所述一个或多个附加p-n结构。
[0088] 在框1030处，方法1000可选地包括在所述一个或多个附加p-n结构中的最后一个之后形成下一个p-n结构，所述下一个p-n结构包括具有与衬底的晶格常数匹配的晶格常数的半导体，所述下一个p-n结构的半导体包括IV族半导体(例如，IV族p-n结构160)，并且该多结光电器件包括第一p-n结构、所述一个或多个附加p-n结构和所述下一个p-n结构。所述下一个p-n结构的IV族半导体包括Ge、Si、Sn、C、其合金或其衍生物中的一种或多种。
[0089] 在框1040处，方法1000包括将该多结光电器件从衬底分离(例如参见图5B、6B)。
[0090] 在方法1000的一个方面，形成所述一个或多个附加p-n结构包括在第一p-n结构之后形成第二p-n结构，以及最后形成第三p-n结构。
[0091] 在方法1000的一个方面，形成所述一个或多个附加p-n结构包括在第一p-n结构之后形成第二p-n结构，在第二p-n结构之后形成第三p-n结构，以及最后形成第四p-n结构。
[0092] 在方法1000的一个方面，形成所述一个或多个附加p-n结构包括连续地形成四个或五个p-n结构(例如，没有隧道结)。
[0093] 在方法1000的一个方面，该方法还包括在第一p-n结构和所述一个或多个附加p-n结构中的任意两个之间形成隧道结(例如参见图1B、2B、3B、4B、6A、6B)。
[0094] 在方法1000的一个方面中，将该多结光电器件从衬底分离包括将该多结光电器件定向，使得第一p-n结构是最接近多结光电器件的光入射到其上的表面的一个p-n结构，并且所述一个或多个附加p-n结构中的最后一个是形成为离该表面最远的一个p-n结构(例如，定向为阳光侧向上)。
[0095] 在方法1000的一个方面，该方法还包括在该多结光电器件的最接近所述一个或多个附加p-n结构的最后一个的表面上形成附加层，作为背面处理的一部分(例如参见图8和9)。
[0096] 在方法1000的一个方面，该方法还包括为该多结光电器件提供具有介电层、半导体接触层、钝化层、透明导电氧化物层、抗反射涂层、金属涂层、粘合剂层、环氧树脂层或塑料涂层中的一个或多个的支撑层，以增加回到最后的p-n结构的光反射。
[0097] 在方法1000的一个方面，衬底包括GaAs或Ge中的一种。
[0098] 在方法1000的一个方面，第一p-n结构的半导体包括GaAs、AlGaAs、InGaP、InGaAs、AlInGaP、AlInGaAs、InGaAsP、AlInGaAsP、其合金或其衍生物中的一种或多种。
[0099] 在方法1000的一个方面，形成的所述一个或多个附加p-n结构中的最后一个中的稀释氮化物包括GaInNAs、GaInNAsSb、其合金或其衍生物中的一种或多种。
[0100] 在方法1000的一个方面，稀释氮化物包括Ga1-yInyAs1-x-zNxSbz，其中In的含量y在0至20％的范围内，N的含量x在0-6％的范围内，Sb的含量z在0至8％的范围内。
[0101] 在方法1000的一个方面，所述一个或多个附加p-n结构中的最后一个的半导体的晶格常数与衬底的晶格常数以<0.4％的失配或应变匹配。
[0102] 在方法1000的一个方面，所述一个或多个附加p-n结构中的每个其他p-n结构中的半导体包括GaAs、AlGaAs、InGaP、InGaAs、AlInGaP、AlInGaAs、InGaAsP、AlInGaAsP、其合金、或其衍生物中的一种或多种。
[0103] 在方法1000的一个方面，第一p-n结构的半导体的带隙大于形成的所述一个或多个附加p-n结构中的最后一个的稀释氮化物的带隙。
[0104] 在方法1000的一个方面，从第一p-n结构到所述一个或多个附加p-n结构中的最后一个，每个相应的p-n结构的半导体的带隙减小。
[0105] 在方法1000的一个方面中，在衬底上形成第一p-n结构包括使用外延生长工艺设置第一p-n结构，并且形成所述一个或多个附加p-n结构中的最后一个包括使用用于第一p-n结构的相同外延生长工艺设置所述一个或多个附加p-n结构中的最后一个。
[0106] 在方法1000的一个方面，在衬底上形成第一p-n结构包括使用第一外延生长工艺设置第一p-n结构，并且形成所述一个或多个附加p-n结构中的最后一个包括使用不同于第一外延生长工艺的第二外延生长工艺设置所述一个或多个附加p-n结构中的最后一个。在一个示例中，第一外延生长工艺在第一室中执行，第二外延生长工艺在与第一室分开的第二腔室中执行，第二室可以连接或不连接到第一室。在另一个示例中，第一外延生长工艺是化学气相沉积(CVD)工艺，第二外延生长工艺是分子束外延(MBE)工艺。
[0107] 在方法1000的一个方面，通过使用包括金属有机化学气相沉积(MOCVD)工艺、氢化物气相外延(HVPE)工艺、分子束外延(MBE)工艺、金属有机气相外延(MOVPE或OMVPE)工艺、液相外延(LPE)工艺、近空间气相输运(CSVT)外延工艺、等离子体增强化学气相沉积(PECVD)工艺、物理气相沉积(PVD)工艺、大气压化学气相沉积(APCVD)工艺、原子层沉积(ALD)工艺、低压化学气相沉积(LPCVD)工艺、热丝化学气相沉积(HWCVD)工艺、电感耦合等离子体增强化学气相沉积(ICP-CVD)工艺或其他形式的CVD中的一种或多种的外延生长工艺来提供第一p-n结构和所述一个或多个附加p-n结构中的任何一种。
[0108] 在方法1000的一个方面，将该多结光电器件从衬底分离包括执行ELO工艺以将该多结光电器件从衬底剥离。
[0109] 在方法1000的一个方面，该方法还包括在衬底和第一p-n结构之间提供释放层(例如，释放层115)，其中将该多结光电器件从衬底分离包括移除释放层。在一个示例中，牺牲层包括AlAs。在另一个示例中，释放层包括AlGaAs，含量为AlxGa1-xAs，其中x＝1至0.3。在又一个示例中，释放层包括AlGaInP，含量为(AlxGa1-x)0.5In0.5P，其中x＝1至0。
[0110] 在方法1000的一个方面，衬底包括GaAs或Ge，第一p-n结构的半导体包括带隙约2.0eV至2.2eV的AlGaInP，并且所述一个或多个附加p-n结构包括：第二p-n结构，其在第一p-n结构之后形成并且具有包括带隙约1.6eV至1.9eV的AlGaInP、GaInAsP或AlGaAs的半导体；第三p-n结构，其在第二p-n结构之后形成并且具有包括带隙约1.3eV至1.5eV的GaAs、AlInGaAs或GaInAsP的半导体；第四p-n结构，其在第三p-n结构之后形成，第四p-n结构是所述一个或多个附加p-n结构中的最后一个并具有带隙约1.1eV至1.3eV的稀释氮化物(例如参见图6A)。
[0111] 在方法1000的一个方面，该方法还包括在第四p-n结构上形成第五p-n结构，第五p-n结构包括具有与衬底的晶格常数匹配的晶格常数的半导体，第五p-n结构的半导体包括带隙约0.8eV至1.1eV的稀释氮化物(例如参见图6A)。
[0112] 在方法1000的一个方面，该方法还包括在第五p-n结构上形成第六p-n结构，第六p-n包括具有与衬底的晶格常数匹配的晶格常数的半导体，第五p-n结构的半导体包括带隙约0.7eV的Ge(例如参见图6A)。
[0113] 在方法1000的一个方面，衬底包括GaAs或Ge，第一p-n结构的半导体包括带隙约1.75eV至1.95eV的AlGaInP，并且所述一个或多个附加p-n结构包括：第二p-n结构，其在第一p-n结构之后形成并且具有包括带隙约1.4eV的GaAs的半导体；第三p-n结构，其在第二p-n结构之后形成，第三p-n结构是所述一个或多个附加p-n结构中的最后一个并且具有带隙约0.9eV至1.1eV的稀释氮化物(例如参见图5A)。
[0114] 在方法1000的一个方面，衬底包括GaAs或Ge，第一p-n结构的半导体包括带隙约1.75eV至1.95eV的AlGaInP，并且所述一个或多个附加p-n结构包括：第二p-n结构，其在第一p-n结构之后形成并且具有包括带隙约1.3eV至1.5eV的GaAs、AlInGaAs或GaInAsP的半导体；以及第三p-n结构，其在第二p-n结构之后形成，所述第三p-n结构是所述一个或多个附加p-n结构中的最后一个，并且具有带隙约0.9eV至1.1eV的稀释氮化物(例如参见图5A)。
[0115] 图11是说明根据本发明的方面的用于制造多结光电器件的方法1100的流程图。
[0116] 在框1110处，方法1100包括在衬底(例如，衬底110)上形成第一p-n结构(例如，第一p-n结构120)，第一p-n结构包括具有与衬底的晶格常数匹配的晶格常数的半导体。
[0117] 在框1120处，方法1100包括在第一p-n结构上形成一个或多个附加p-n结构，所述一个或多个附加p-n结构中的每一个包括具有与衬底的晶格常数匹配的晶格常数的半导体，形成的所述一个或多个附加p-n结构中的倒数第二个的半导体包括稀释氮化物(例如，稀释氮化物p-n结构140)，形成的所述一个或多个附加p-n结构中的最后一个的半导体包括IV族半导体(例如，IV族p-n结构160)，并且该多结光电器件包括第一p-n结构和所述一个或多个附加p-n结构。
[0118] 在框1130处，方法1100包括将该多结光电器件从衬底分离。
[0119] 在方法1100的一个方面，形成的所述一个或多个附加p-n结构中的倒数第二个中的稀释氮化物包括GaInNAs、GaInNAsSb、其合金或其衍生物中的一种或多种。
[0120] 在方法1100的一个方面，形成的所述一个或多个附加p-n结构中的最后一个的IV族半导体包括Ge、Si、Sn、C、其合金或其衍生物中的一种或多种。
[0121] 图12是说明根据本发明的方面的用于制造双结光电器件的方法1200的流程图。
[0122] 在框1210处，方法1200包括在衬底上形成第一p-n结构，第一p-n结构包括具有与衬底的晶格常数匹配的晶格常数的半导体。
[0123] 在框1220处，方法1200包括在第一p-n结构上形成第二p-n结构，第二p-n结构包括具有与衬底的晶格常数匹配的晶格常数的半导体，第二p-n结构的半导体包括稀释氮化物，并且该双结光电器件包括第一p-n结构和第二p-n结构(例如参见图1C和1D)。
[0124] 在框1230处，方法1200包括将双结光电器件从衬底分离。
[0125] 在方法1200的另一方面，第一p-n结构的半导体包括GaAs、AlGaAs、InGaP、InGaAs、AlInGaP、AlInGaAs、InGaAsP、AlInGaAsP、其合金或其衍生物中的一种或多种。
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