【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ｐチャネルヘテロ接合電界効果トランジスタに係り、詳しくは、ＧａＡｓ系等のｐチャネルＦＥＴ素子によるコンプリメンタリ素子に適用することができ、特に、単位ゲート当たりの電流供給能力及び集積度を向上させることができるｐチャネルヘテロＦＥＴに関する。

【０００２】近年、高速性に優れた化合物半導体を用いたコンプリメンタリ素子の開発が行われており、特に、
材料技術、プロセス技術で成熟しているＧａＡｓ系材料を用いたｐチャネルＦＥＴ素子の開発が盛んに行われている。

【０００３】

【従来の技術】従来より、コンプリメンタリ素子の実現を目指してＧａＡｓ系材料を用いたｐチャネル素子の開発が行われている。 しかしながら、ＧａＡｓ系材料を用いたｐチャネルＭＥＳＦＥＴ素子では、不純物散乱によるホールの移動度が小さいため、Ｐチャネル素子としての電流駆動能力等の性能が不十分であり、このため、移動度を比較的大きくできるＨＥＭＴ素子構造の研究が行われている。 例えば、チャネル層をｉ−ＧａＡｓで構成し、ホール供給層をｐ−ＡｌＧａＡｓで構成したＨＥＭ
Ｔ素子の研究が行われている。

【０００４】

【発明が解決しようとする課題】しかしながら、、上記したｐチャネルＨＥＭＴ素子構造では、ホールの移動度をｐチャネルＭＥＳＦＥＴ素子よりも大きくできるという利点を有するが、バンド不連続差によるキャリア供給量に制限が生じ、ホール濃度として１×１０１２ｃｍ ^-2
以下と小さいため、単位ゲート幅当たりの電流供給能力が低下するという問題がある。 このため、ｐチャネル素子のゲート幅を大きくすることで、ｎチャネル素子とｐ
チャネル素子のバランスを保っているが、このようにゲート幅を大きくすると、集積度向上の点で問題がある。

【０００５】次に、従来、ホール移動度が大きい材料としてＧｅを用いて構成すれば、ゲート幅を大きくすることなくホール移動度を大きくできると考えられるが、Ｇ
ａＡｓ基板と組み合わせてＧｅ／ＧａＡｓ構成を用いると、結晶的な相互拡散が生じ、これに伴い通常相互ドーピングやヘテロ接合の急峻性という点で問題がある。 また、従来、ＨＥＭＴ素子構造の場合においては、歪み層チャネルを用いて歪み応力によるヘビーホールとライトホールのバンド分離を利用して、ライトホールの利用による移動度増大の試みもなされているが、この構造においても、ホール濃度が小さいため、上記と同様単位ゲート幅当たりの電流供給能力が低下するという問題がある。

【０００６】そこで本発明は、ゲート幅を大きくすることなくホール濃度をより大きくすることで、単位ゲート幅当たりの電流供給能力及び集積度を向上させることができるｐチャネルヘテロ接合電界効果トランジスタを提供することを目的としている。

【０００７】

【課題を解決するための手段】本発明によるｐチャネルヘテロ接合電界効果トランジスタは上記目的達成のため、量子井戸層を挟むように量子井戸障壁層が形成され、該量子井戸層の狭い領域内に不純物が導入されたホール供給層が形成され、該量子井戸障壁層の外側に該ホール供給層のエネルギー準位に比べエネルギー的に低く、かつ該ホール供給層である該量子井戸層及び該量子井戸障壁層を介してホールが供給されるキャリア走行層が形成されてなるものである。

【０００８】本発明（請求項２）においては、前記量子井戸障壁層は、基板材料に比べて格子定数が小さく、かつバンドギャップが大きい材料（基板に対して正の歪み応力を有する）からなり、かつ前記キャリア走行層は基板材料に比べて格子定数が大きく、かつバンドギャップが小さい材料（基板に対して負の歪み応力を有する）からなる場合が好ましく、この場合、請求項１記載の発明の効果を得られる他、材料によってホール移動度も大きくできる可能性がある。

【０００９】本発明（請求項３）においては、基板はＧ
ａＡｓからなり、前記量子井戸障壁層はＧａＡｓに比べて格子定数が小さい組成のＩｎＧａＰ（基板に対して正の歪み応力を有する）からなり、かつ前記キャリア走行層はＧａＡｓに比べて格子定数が大きい組成のＩｎＧａ
Ａｓ（基板に対して負の歪み応力を有する）からなる場合が好ましく、この場合、請求項１、２記載の発明の効果を効率良く得ることができる。

【００１０】本発明（請求項４）においては、基板はＩ
ｎＰからなり、前記量子井戸障壁層はＩｎＰに比べて格子定数が小さい材料（例えばＡｌＡｓ組成の大きいＩｎ
ＡｌＡｓで正の歪み応力を有する）からなり、かつ前記キャリア走行層はＩｎＰに比べて格子定数が大きい組成のＩｎＧａＡｓ（負の歪み応力を有する）からなる場合が好ましく、この場合、請求項１、２記載の発明の効果を効率良く得ることができる。

【００１１】

【作用】本発明では、量子井戸層の狭い領域内のエネルギー準位が高くなることを利用し、量子井戸層内に高いエネルギー準位を形成し、そこに高濃度のドーピングを行ってホール供給層を形成し、量子井戸障壁層の外側にホール供給層のエネルギー準位に比べてエネルギー的に低く、かつホール供給層である量子井戸層及び量子井戸障壁層を介してホールが供給できるようなキャリア走行層を形成して構成している。 このように、量子井戸層内のエネルギー準位を利用し、この量子井戸層の狭い領域内に高濃度ドーピングを施してホール供給層を形成するため、従来のＨＥＭＴの場合よりもキャリア濃度の供給量が大きくなり、このためチャネル内のホール濃度を大きくすることができるため、ゲート幅を大きくする必要がない。 このため、従来問題であった単位ゲート幅当たりのｐチャネル素子の電流供給能力及び集積度を高めることができ、ｎとｐのバランスの良好なコンプリメンタリ素子を実現することができる。

【００１２】

【実施例】以下、本発明を図面に基づいて説明する。 （実施例１）図１は本発明の実施例１に則したｐチャネルヘテロ接合ＦＥＴの構造を示す断面図である。 図１において、１はＧａＡｓ基板であり、２〜５はＧａＡｓ基板１上に順次形成されたｉ−ＧａＡｓバッファ層、ｉ−
ＩｎＧａＡｓチャネル層、ｉ−ＩｎＧａＰ量子井戸障壁層及びＧａＡｓ量子井戸層であり、６はＧａＡｓ量子井戸層５の中心にＣドープのプレーナドーピングが行われて形成されたホール供給層である。 そして、７、８はＧ
ａＡｓ量子井戸層５上に順次形成されたｉ−ＩｎＧａＰ
量子井戸障壁層、ｉ−ＡｌＧａＡｓ層であり、９、10はｉ−ＡｌＧａＡｓ層８上に形成された各々Ａｌ等のゲート電極、オーミックコンタクトとなるＡｕＺｎ／Ａｕ等のソース／ドレイン電極である。

【００１３】次に、そのｐチャネルヘテロ接合ＦＥＴの製造方法について説明する。 まず、ＭＢＥ、ＭＯＣＶＤ
法等によりＧａＡｓ基板１上に膜厚２０００Åのｉ−Ｇ
ａＡｓバッファ層２、膜厚２００Åのｉ−ＩｎＧａＡｓ
チャネル層３（ＩｎＡｓ＝０．２）、膜厚１００Åのｉ
−ＩｎＧａＰ量子井戸障壁層４（ＩｎＰ＝０．３）及び膜厚５０ÅのＧａＡｓ量子井戸層５を順次形成する。

【００１４】次に、ＧａＡｓ量子井戸層５の中心にドーズ量３×１０ ¹² ｃｍ ^-2でＣドープのプレーナドーピングを行ってホール供給層６を形成する。 次に、ＭＢＥ、Ｍ
ＯＣＶＤ法等によりＧａＡｓ量子井戸層５上に膜厚１０
０Åのｉ−ＩｎＧａＰ量子井戸障壁層７（ＩｎＰ＝０．
３）及び膜厚３００Åのｉ−ＡｌＧａＡｓ層８（ＡｌＡ
ｓ＝０．２）を順次形成する。

【００１５】そして、スパッタ法、抵抗加熱法等によりｉ−ＡｌＧａＡｓ層８とコンタクトするようにＡｌゲート電極９を形成するとともに、スパッタ法、電子ビーム蒸着法、抵抗加熱法等によりｉ−ＡｌＧａＡｓ層８とコンタクトするようにＡｕＺｎ／Ａｕソース／ドレイン電極10を形成することにより、図１に示すようなｐチャネルヘテロ接合ＦＥＴを得ることができる。

【００１６】このように、本実施例では、ＧａＡｓ量子井戸層５の狭い領域内のエネルギー準位が高くなることを利用し、図２に示す如く、ＧａＡｓ量子井戸層５のエネルギー準位に高濃度のドーピングを行ってエネルギー準位が高いホール供給層６を形成し、ｉ−ＩｎＧａＰ量子井戸障壁層７の外側にホール供給層６のエネルギー準位に比べエネルギー的に低くかつホール供給層６であるＧａＡｓ量子井戸層５及びｉ−ＩｎＧａＰ量子井戸障壁層４を介してホールが供給されるキャリア走行層となるｉ−ＩｎＧａＡｓチャネル層３を形成し構成している。
このように、ＧａＡｓ量子井戸層５内のエネルギー準位を利用し、このＧａＡｓ量子井戸層５の狭い領域内に高濃度ドーピングを施してエネルギー準位が高いホール供給層６を形成するため、従来のＨＥＭＴの場合よりもキャリア濃度の供給量に制限を生じさせることなくホール濃度を大きくすることができるとともに、ホール移動度を大きくすることができ、しかもゲート幅を大きくすることなく行うことができる。 このため、従来問題であった単位ゲート幅当たりのｐチャネル素子の電流供給能力及び集積度を高めることができ、ｎとｐのバランスの良好なコンプリメンタリ素子を実現することができる。

【００１７】（実施例２）図３は本発明の実施例２に則したｐチャネルヘテロ接合ＦＥＴの構造を示す断面図である。 図３において、21はＧａＡｓ基板であり、22〜25
はＧａＡｓ基板21上に順次形成されたｉ−ＡｌＧａＡｓ
バッファ層、ｉ−ＩｎＧａＡｓチャネル層、ｉ−ＩｎＧ
ａＰ量子井戸障壁層及びＩｎＧａＡｓ量子井戸層であり、26はＩｎＧａＡｓ量子井戸層25の中心にＣドープのプレーナドーピングが行われて形成されたホール供給層である。 そして、27、28はＩｎＧａＡｓ量子井戸層25上に順次形成されたｉ−ＩｎＧａＰ量子井戸障壁層、ｉ−
ＩｎＧａＰ層であり、29はｉ−ＩｎＧａＰ層28上に形成された溝29ａ（リセス溝）を有するｐ−ＩｎＧａＰ層であり、30は溝29ａ内のｐ−ＩｎＧａＰ層29上に形成されたＷＳｉ等のゲート電極であり、31はｐ−ＩｎＧａＰ層
29上に形成されたオーミックコンタクトとなるＡｕＺｎ
等のソース／ドレイン電極である。

【００１８】次に、そのｐチャネルヘテロ接合ＦＥＴの製造方法について説明する。 まず、ＭＢＥ ＭＯＣＶＤ
法等によりＧａＡｓ基板21上に膜厚２０００Åのｉ−Ａ
ｌＧａＡｓバッファ層22（ＡｌＡｓ＝０．３）、膜厚８
０Åのｉ−ＩｎＧａＡｓチャネル層23（ＩｎＡｓ＝０．
２５）、膜厚８０Åのｉ−ＩｎＧａＰ量子井戸障壁層24
（ＩｎＰ＝０．２５）及び膜厚３０ÅのＩｎＧａＡｓ量子井戸層25（ＩｎＡｓ＝０．１）を順次形成する。

【００１９】次に、ＩｎＧａＡｓ量子井戸層25の中心にドーズ量４×１０ ¹² ｃｍ ^-2でＣドープのプレーナドーピングを行ってホール供給層26を形成する。 次に、ＭＢ
Ｅ、ＭＯＣＶＤ法等によりＩｎＧａＡｓ量子井戸層25上に膜厚５０Åのｉ−ＩｎＧａＰ量子井戸障壁層27（Ｉｎ
Ｐ＝０．３）、膜厚２００Åのｉ−ＩｎＧａＰ層28（Ｉ
ｎＰ＝０．５）及び膜厚５００Åのｐ−ＩｎＧａＰ層29
（ＩｎＰ＝０．５、３×１０ ¹⁸ ｃｍ ^-3 ）を順次形成した後、ＲＩＥ法等によりｐ−ＩｎＧａＰ層29に溝29ａを形成する。

【００２０】そして、スパッタ法、抵抗加熱法等により溝29ａ内のｐ−ＩｎＧａＰ層29とコンタクトするようにＷＳｉゲート電極30を形成するとともに、スパッタ法、
電子ビーム蒸着法、抵抗加熱法等によりｐ−ＩｎＧａＰ
層29とコンタクトするようにＡｕＺｎソース／ドレイン電極31を形成することにより、図３に示すようなｐチャネルヘテロ接合ＦＥＴを得ることができる。

【００２１】このように、本実施例では、ＩｎＧａＡｓ
量子井戸層25の狭い領域内のエネルギー準位が高くなることを利用し、ＩｎＧａＡｓ量子井戸層25のエネルギー準位に高濃度のドーピングを行ってエネルギー準位が高いホール供給層26を形成し、ｉ−ＩｎＧａＰ量子井戸障壁層24の外側にホール供給層26のエネルギー準位に比べエネルギー的に低く、かつホール供給層26であるＩｎＧ
ａＡｓ量子井戸層25及びｉ−ＩｎＧａＰ量子井戸障壁層
24を介してホールが供給されるキャリア走行層となるｉ
−ＩｎＧａＡｓチャネル層23を形成し構成している。 このように、ＩｎＧａＡｓ量子井戸層25内のエネルギー準位を利用し、このＩｎＧａＡｓ量子井戸層25の狭い領域内に高濃度ドーピングを施してホール供給層26を形成するため、従来のＨＥＭＴの場合よりもキャリア濃度の供給量に制限を生じさせることなくホール濃度を大きくすることができるとともに、ホール移動度を大きくすることができ、しかもゲート幅を大きくすることなく行うことかできる。 このため、従来問題であった単位ゲート幅当たりのｐチャネル素子の電流供給能力及び集積度を高めることができ、ｎとｐのバランスの良好なコンプリメンタリ素子を実現することができる。

【００２２】（実施例３）図４は本発明の実施例３に則したｐチャネルヘテロ接合ＦＥＴの構造を示す断面図である。 図４において、41はＧａＡｓ基板であり、42〜44
はＧａＡｓ基板41上に順次形成されたｉ−ＡｌＧａＡｓ
バッファ層、ｉ−ＩｎＧａＰ量子井戸障壁層、ＧａＡｓ
量子井戸層であり、45はＧａＡｓ量子井戸層44の中心にＣドープのプレーナドーピングが行われて形成されたホール供給層である。 そして、46〜48はホール供給層45上に順次形成されたｉ−ＩｎＧａＰ量子井戸障壁層、ｉ−
ＩｎＧａＡｓ層、ｉ−ＩｎＧａＰ層であり、49はｉ−Ｉ
ｎＧａＰ層48が露出された開口部49ａを有するｐ−Ｉｎ
ＧａＰ層であり、50は開口部49ａ内のｉ−ＩｎＧａＰ層
48上に形成されたＡｌ等のゲート電極であり、51はｐ−
ＩｎＧａＰ層49上に形成されたオーミックコンタクトとなるＡｕＺｎ／Ａｕ等のソース／ドレイン電極である。

【００２３】次に、そのｐチャネルヘテロ接合ＦＥＴの製造方法について説明する。 まず、ＭＢＥ、ＭＯＣＶＤ
法等によりＧａＡｓ基板41上に膜厚２０００Åのｉ−Ａ
ｌＧａＡｓバッファ層42（ＡｌＡｓ＝０．３）、膜厚８
０Åのｉ−ＩｎＧａＡｓ量子井戸障壁層43（ＩｎＰ＝
０．２）、膜厚５０ÅのＧａＡｓ量子井戸層44を順次形成する。

【００２４】次に、ＧａＡｓ量子井戸層44の中心にドーズ量３×１０ ¹² ｃｍ ^-2でＣドープのプレーナドーピングを行ってホール供給層45を形成する。 次に、ＭＢＥ、Ｍ
ＯＣＶＤ法等によりＧａＡｓ量子井戸層44上に膜厚５０
Åのｉ−ＩｎＧａＰ量子井戸障壁層46（ＩｎＰ＝０．
３）、膜厚２００Åのｉ−ＩｎＧａＡｓチャネル層47
（ＩｎＡｓ＝０．２）、膜厚２００Åのｉ−ＩｎＧａＰ
層48（ＩｎＰ＝０．５）及び膜厚５００Åのｐ−ＩｎＧ
ａＰ層49（３×１０ ¹⁸ ｃｍ ^-3 ）を順次形成した後、ＲＩ
Ｅ法等によりｐ−ＩｎＧａＰ層49にｉ−ＩｎＧａＰ層48
が露出された開口部49ａを形成する。

【００２５】そして、スパッタ法、抵抗加熱法等により開口部49ａ内のｉ−ＩｎＧａＰ層48とコンタクトするようにＡｌゲート電極９を形成するとともに、スパッタ法、電子ビーム蒸着法、抵抗加熱法等によりｐ−ＩｎＧ
ａＰ層49とコンタクトするようにＡｕＺｎ／Ａｕソース／ドレイン電極51を形成することにより、図４に示すようなｐチャネルヘテロ接合ＦＥＴを得ることができる。

【００２６】このように、本実施例では、ＧａＡｓ量子井戸層44の狭い領域内のエネルギー準位が高くなることを利用し、ＧａＡｓ量子井戸層44のエネルギー準位に高濃度のドーピングを行ってエネルギー準位が高いホール供給層45を形成し、ｉ−ＧａＡｓ量子井戸障壁層46の外側にホール供給層45のエネルギー準位に比べエネルギー的に低く、かつホール供給層45であるＧａＡｓ量子井戸層44及びｉ−ＧａＡｓ量子井戸障壁層46を介してキャリア走行層となるｉ−ＩｎＧａＡｓチャネル層47を形成し構成している。 このように、ＧａＡｓ量子井戸層44内のエネルギー準位を利用し、このＧａＡｓ量子井戸層44の狭い領域内に高濃度ドーピングを施すことでホール供給層45を形成するため、従来のＨＥＭＴの場合よりもキャリア濃度の供給量に制限を生じさせることなくホール濃度を大きくすることができるとともに、ホール移動度を大きくすることができ、しかもゲート幅を大きくすることなく行うことができる。 このため、従来問題であった単位ゲート幅当たりのｐチャネル素子の電流供給能力及び集積度を高めることができ、ｎとｐのバランスの良好なコンプリメンタリ素子を実現することができる。

【００２７】（実施例４）図５は本発明の実施例４に則したｐチャネルヘテロ接合ＦＥＴの構造を示す断面図である。 図５において、61はＩｎＰ基板であり、62〜65はＩｎＰ基板61上に順次形成されたｉ−ＩｎＡｌＡｓバッファ層、ｉ−ＩｎＧａＡｓチャネル層、ｉ−ＩｎＡｌＡ
ｓ量子井戸障壁層、ＩｎＧａＡｓ量子井戸層であり、66
はＩｎＧａＡｓ量子井戸層65の中心にＣドープのプレーナドーピングが行われて形成されたホール供給層である。 そして、67、68はＩｎＧａＡｓ量子井戸層65上に順次形成されたｉ−ＩｎＡｌＡｓ量子井戸障壁層、ｉ−Ｉ
ｎＡｌＡｓ層であり、69はｉ−ＩｎＡｌＡｓ層68が露出された開口部69ａを有するｐ−ＩｎＧａＡｓ層であり、
70は開口部69ａ内のｉ−ＩｎＡｌＡｓ層68上に形成されたＡｌ等のゲート電極であり、71はｐ−ＩｎＧａＡｓ層
69上に形成されたオーミックコンタクトとなるＡｕＺｎ
／Ａｕ等のソース／ドレイン電極である。

【００２８】次に、そのｐチャネルヘテロ接合ＦＥＴの製造方法について説明する。 まず、ＭＢＥ、ＭＯＣＶＤ
法等によりＩｎＧａＰ基板61上に膜厚２０００Åのｉ−
ＩｎＡｌＡｓバッファ層62、膜厚８０Åのｉ−ＩｎＧａ
Ａｓチャネル層63（ＩｎＡｓ＝０．７）、膜厚８０Åのｉ−ＩｎＡｌＡｓ量子井戸障壁層64（ＡｌＡｓ＝０．
７）及び膜厚３０ÅのＩｎＧａＡｓ量子井戸層65（Ｉｎ
Ａｓ＝０．５）を順次形成する。

【００２９】次に、ＩｎＧａＡｓ量子井戸層65の中心にドーズ量３×１０ ¹² ｃｍ ^-2でＣドープのプレーナドーピングを行ってホール供給層66を形成する。 次に、ＭＢ
Ｅ、ＭＯＣＶＤ法等によりＩｎＧａＡｓ量子井戸層65上に膜厚５０Åのｉ−ＩｎＡｌＡｓ量子井戸障壁層67（Ａ
ｌＡｓ＝０．７）及び膜厚２００Åのｉ−ＩｎＡｌＡｓ
層68（ＩｎＡｓ＝０．５）及び膜厚５００Åのｐ−Ｉｎ
ＧａＡｓ層69（ＩｎＡｓ＝０．５、３×１０ ¹⁸ ｃｍ ^-3 ）
を順次形成した後、ＲＩＥ法等によりｐ−ＩｎＧａＡｓ
層69にｉ−ＩｎＡｌＡｓ層68が露出された開口部69ａを形成する。

【００３０】そして、スパッタ法、抵抗加熱法等により開口部69ａ内のｉ−ＩｎＡｌＡｓ層68とコンタクトするようにＡｌゲート電極70を形成するとともに、スパッタ法、電子ビーム蒸着法、抵抗加熱法等によりｐ−ＩｎＧ
ａＡｓ層69とコンタクトするようにＡｕＺｎ／Ａｕソース／ドレイン電極71を形成することにより、図５に示すようなｐチャネルヘテロ接合ＦＥＴを得ることができる。

【００３１】このように、本実施例では、ＩｎＧａＡｓ
量子井戸層65の狭い領域内のエネルギー準位が高くなることを利用し、ＩｎＧａＡｓ量子井戸層65のエネルギー準位に高濃度のドーピングを行ってエネルギー準位が高いホール供給層66を形成し、ｉ−ＧａＡｓ量子井戸障壁層64の外側にホール供給層66のエネルギー準位に比べエネルギー的に低く、かつホール供給層66であるＩｎＧａ
Ａｓ量子井戸層65及びｉ−ＧａＡｓ量子井戸障壁層64を介してホール供給されるキャリア走行層となるｉ−Ｉｎ
ＧａＡｓチャネル層63を形成し構成している。 このように、ＩｎＧａＡｓ量子井戸層65内のエネルギー準位を利用し、このＩｎＧａＡｓ量子井戸層65の狭い領域内に高濃度ドーピングを施してホール供給層66を形成するため、従来のＨＥＭＴの場合よりもキャリア濃度の供給量に制限を生じさせるとなくホール濃度を大きくすることができるとともに、ホール移動度を大きくすることができ、しかもゲート幅を大きくすることなく行うことができる。 このため、従来問題であった単位ゲート幅当たりのｐチャネル素子の電流供給能力及び集積度を高めることができ、ｎとｐのバランスの良好なコンプリメンタリ素子を実現することができる。

【００３２】

【発明の効果】本発明によれば、相互ドーピングやヘテロ接合の急峻性を良好にすることができるとともに、ゲート幅を大きくすることなくキャリア供給量に制限を生じないようにしてホール濃度を大きくすることができ、
単位ゲート幅当たりの電流供給能力及び集積度を向上させることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１に則したｐチャネルヘテロ接合ＦＥＴの構造を示す断面図である。

【図２】本発明の実施例１に則したｐチャネルヘテロ接合ＦＥＴにおけるエネルギーバンド構造を示す図である。

【図３】本発明の実施例２に則したｐチャネルヘテロ接合ＦＥＴの構造を示す断面図である。

【図４】本発明の実施例３に則したｐチャネルヘテロ接合ＦＥＴの構造を示す断面図である。

【図５】本発明の実施例４に則したＰチャネルヘテロ接合ＦＥＴの構造を示す断面図である。

【符号の説明】

１ ＧａＡｓ基板 ２ ｉ−ＧａＡｓバッファ層 ３ ｉ−ＩｎＧａＡｓチャネル層 ４ ｉ−ＩｎＧａＰ量子井戸障壁層 ５ ＧａＡｓ量子井戸層 ６ ホール供給層 ７ ｉ−ＩｎＧａＰ量子井戸障壁層 ８ ｉ−ＡｌＧａＡｓ層 ９ ゲート電極 10 ソース／ドレイン電極 21 ＧａＡｓ基板 22 ｉ−ＡｌＧａＡｓバッファ層 23 ｉ−ＩｎＧａＡｓチャネル層 24 ｉ−ＩｎＧａＰ量子井戸障壁層 25 ＩｎＧａＡｓ量子井戸層 26 ホール供給層 27 ｉ−ＩｎＧａＰ量子井戸障壁層 28 ｉ−ＩｎＧａＰ層 29 ｐ−ＩｎＧａＰ層 30 ゲート電極 31 ソース／ドレイン電極 41 ＧａＡｓ基板 42 ｉ−ＡｌＧａＡｓバッファ層 43 ｉ−ＩｎＧａＰ量子井戸障壁層 44 ＧａＡｓ量子井戸層 45 ホール供給層 46 ｉ−ＩｎＧａＰ量子井戸障壁層 47 ｉ−ＩｎＧａＡｓチャネル層 48 ｉ−ＩｎＧａＰ層 49 ｐ−ＩｎＧａＰ層 49ａ 開口部 50 ゲート電極 51 ソース／ドレイン電極 61 ＩｎＰ基板 62 ｉ−ＩｎＡｌＡｓバッファ層 63 ｉ−ＩｎＧａＡｓチャネル層 64 ｉ−ＩｎＡｌＡｓ量子井戸障壁層 65 ＩｎＧａＡｓ量子井戸層 66 ホール供給層 67 ｉ−ＩｎＡｌＡｓ量子井戸障壁層 68 ｉ−ＩｎＡｌＡｓ層 69 ｐ−ＩｎＧａＡｓ層 69ａ 開口部 70 ゲート電極 71 ソース／ドレイン電極