技术领域
[0001] 本
发明涉及功率晶体管，特别涉及具有肖特基(Schottky)二极管和掩埋式屏蔽(buried shielding)的碳化硅(SiC)异质结功率晶体管。
背景技术
[0002] 功率晶体管承载的高
电流会损坏
半导体器件，从而降低可靠性。功率晶体管的效率和可靠性可能会受到金属
氧化物半导体
场效应晶体管(MOSFET)
沟道和
体二极管的限制。与传统的硅(Si)衬底相比，诸如碳化硅(SiC)或氮化镓(GaN)之类的复合衬底可产生更高的效率和更可靠的器件。
[0003] 但是，SiC沟道中的
电子迁移率低于硅沟道中的电子迁移率，从而导致SiC器件中较高的沟道传导损耗。SiC体二极管的较高正向
电压也会引起较高的传导损耗。体二极管具有双极性电流，因此在
开关期间存在时间延迟，从而导致
开关损耗。随着时间的推移，退化会逐渐增加漂移区
电阻，从而降低体二极管的可靠性。电荷会被困在SiC沟道和栅氧化层之间的界面中，从而随着时间的推移而改变
阈值电压。
[0004] 期望有一种在碳化硅(SiC)衬底上构造的功率晶体管。期望有一种异质结器件，该异质结器件在SiC衬底上具有硅沟道，以减少困在栅氧化层界面处的电荷，并提高迁移率。期望有一种
肖特基二极管，提供单极性而不是双极性电流，以减少开关损耗并提高可靠性。
期望有掩埋式屏蔽，以减少肖特基二极管和异质结栅极附近的
电场拥挤。期望有一种屏蔽的、集成的肖特基二极管、异质结碳化硅器件。
附图说明
[0005] 图1是具有沟槽型肖特基二极管和掩埋式屏蔽的SiC异质结功率晶体管的示意图。
[0006] 图2A-2C突出显示由掩埋式P柱提供的屏蔽。
[0007] 图3显示当肖特基二极管被正向
偏压时的电流流动。
[0008] 图4显示异质结晶体管中的栅极控制的沟道电流。
[0009] 图5是具有图1所示的沟槽型肖特基二极管和P柱的异质结晶体管的示意图。
[0010] 图6的垂直截面图为图7-9的
水平截面图确定垂直
位置。
[0011] 图7是穿过异质结晶体管沟道的水平截面图。
[0012] 图8是穿过体二极管的水平截面图。
[0013] 图9是穿过P柱的水平截面图。
[0014] 图10显示两个排列在一起的异质结晶体管单元。
[0015] 图11A-11V是用于制造屏蔽型肖特基异质结功率晶体管的工艺
流程图。
具体实施方式
[0016] 本发明涉及功率晶体管的改进。以下描述以使本领域普通技术人员能够制造和使用在特定应用及其要求的上下文中所提供的本发明。对本领域技术人员而言，对优选
实施例的各种
修改将是显而易见的，本发明定义的一般原理可以应用于其他实施例。因此，本发明并不限于所示和所述的特定实施例，而是应被赋予与本发明披露的原理和新颖特征一致的最宽范围。
[0017] 图1是具有沟槽型肖特基二极管和掩埋式屏蔽的SiC异质结功率晶体管示意图。高掺杂的N+SiC晶片衬底形成N+漏极52，漏极金属28形成在背面。N+漏极52非常厚，例如150-350微米，并作为机械衬底或
晶圆支撑其他薄层(小于20微米)。
[0018] 轻掺杂的N衬底50和P柱40、42和P+柱帽44，一起在N+漏极52上生长为一个或多个
外延层。P体二极管30通过P+抽头36连接到源极金属26，同时N+源极32也与源极金属26
接触。N+源极32、P+抽头36、P体二极管30、N衬底50、P柱40、42、P+柱帽44和N+漏极52均为碳化硅(SiC)。
[0019] Si N-外延34(Si N-Epi 34)是一个硅层，其在SiC层上生长为外延层。Si N-外延34形成MOS沟道，其由
多晶硅栅极22控制。栅氧化层25生长在Si N-外延34上方，并将Si N-外延34与多晶硅栅极22分离。绝缘体24将源极金属26与多晶硅栅极22隔离开。
[0020] 沟槽20形成在N衬底50中并且在P+抽头36之间。肖特基金属38沉积在沟槽20的壁上。肖特基金属38与N衬底50形成肖特基二极管结，并形成与P+抽头36的欧姆或肖特基接触。肖特基金属38和源极金属26有直接的金属对金属接触。
[0021] 中心P柱42可以比其他P柱40更短，以允许更深的沟槽20。中心P柱42可以在沟槽20的居中位置，并且延伸超过沟槽20的
角落以屏蔽沟槽20的肖特基二极管，并防止在
肖特基结处的电流拥挤。P柱40可以位于MOS栅极之下，在Si N-外延34的源极边缘下方。P柱40可以比中心P柱42更高，以减小Si N-外延34和P柱40之间的漂移距离(drift distance)。
[0022] 图2A-2C突出显示由掩埋式P柱提供的屏蔽。在图2A-2C，偏压10将一正电压施加到漏极金属28，而将一负电压施加到源极金属26。肖特基二极管因为该反向偏压而关闭。施加到多晶硅栅极22上的栅极电压(未示出)低于晶体管阈值电压VTH，因此该栅极关闭。
[0023] 在图2A，由于P柱40中过量的p型掺杂，在N衬底50与P柱40、42之间的界面处，N衬底50中的自由电子被吸引向P柱40、42。由于N衬底50中过量的n型掺杂，P柱40、42中的自由空穴被引向N衬底50。
[0024] 在图2B，空穴和电子沿着N衬底50与P柱40、42和P+柱帽44之间的界面结成对。自由空穴和电子的正负电荷的电相互吸引，它们沿着界面结成对。由于自由空穴和电子是成对的，因此电荷是平衡的。
[0025] 在图2C，当肖特基二极管处于反向偏压时，沿着柱界面的平衡的自由载流子充当
电介质。由于自由载流子是沿着界面边界
配对的，因此很少的自由载流子载有电流。P柱40、42之间的N衬底50中的自由电子已向侧面漂移到与P柱40、42和P+柱帽44的界面，从而导致几乎没有自由电子来承载电流。因此，在P柱40、42和P+柱帽44之间的N衬底50内的N区域51用作电介质层。P柱40、42和P+柱帽44同样用作电介质层。
[0026] 线55下方的N区域51和P柱40、42以及P+柱帽44可以承载高电场(E场)。线55下方的高电场允许线55上方有减小的电场。因为P柱40、42和P+柱帽44提供如图2A-2C所示的电荷平衡，所以线55上方的N衬底50中的N漂移区53有较低的E场。在沟槽20的底部中的肖特基金属38附近，电场减小，从而提高了肖特基二极管的可靠性和效率。
[0027] 高E场通过P柱40、42，落在P+柱帽44上，然后下降到较低E场，穿过N衬底50到达肖特基金属38。因此，高E场集中在P+柱帽44上，而不是肖特基二极管上。阻断电压得到改善，可靠性得到改善。P+柱帽44的掺杂高于P柱40、42，因此P+柱帽44用作E场阻挡层，突然地将E场
锁定在P柱40、42内。
[0028] 图3显示当肖特基二极管被正向偏压时的电流流动。偏压10被反转，使得漏极-源极电压VDS为负。小于VTH的栅极偏压(未示出)使得晶体管栅极关闭。
[0029] 电子被正向偏压的肖特基二极管结吸收，其中沟槽20中肖特基金属38与N衬底50接触。N衬底50中的自由电子从P柱40、42之间的N+漏极52流向与肖特基金属38的结，其中电子可以通过金属流到电压源的正极端，例如偏压10。由于肖特基二极管结中没有p
型材料，只有肖特基金属38，因此肖特基结没有双极性电流，也没有注入空穴。相反，如P+抽头36和P体二极管30到N衬底50的pn结有双极性电流，因为空穴会注入到pn结处的p型材料中。由于只有电子，而不是空穴，是需要漂移到结界面的自由载流子，因此肖特基二极管可以在开关期间更快地恢复。使用肖特基二极管可减少双极性退化，从而提高可靠性和效率。
[0030] 图4显示异质结晶体管中的栅极控制的沟道电流。偏压10向漏极金属28施加的电压比向源极金属26施加的电压更高，VDS>0。高于VTH的栅极偏置电压(未示出)被施加到多晶硅栅极22，从而导通晶体管沟道。多晶硅栅极22上的高栅极电压将自由电子拉向栅氧化层25，以在Si N-外延34中形成一个导电沟道。来自偏压10的负极端的电子流过源极金属26到N+源极32，然后流过形成在多晶硅栅极22下方的Si N-外延34中的沟道，到达N衬底50。然后这些电子流过在P柱40之间的N衬底50，流到N+漏极52，然后流过漏极金属28到达偏压10的正极端。
[0031] 可以对施加到多晶硅栅极22的栅极电压进行调制，以调制流过Si N-外延34的电流。栅极电压的调制可以允许各种应用，例如功率转换器、逆变器、车载充电器等。
[0032] 如图2A-2C所示，P柱40上方的E场减小。特别地，Si N-外延34中的栅氧化层25附近的E场减小了大约一个数量级，从106V/cm2降低到105V/cm2。硅的击穿E场约为3x 105V/cm2，介于106V/cm2至105V/cm2之间。当存在P柱40时，可以使用硅，但是当不存在P柱40时，可以不使用硅。由P柱40产生的较低的E场，使硅Si而不是碳化硅SiC被用于多晶硅栅极22下方的沟道。没有P柱40，较高的E场将需要具有较高击穿E场的SiC用于沟道。
[0033] 由于P柱40的屏蔽，较低的E场使得晶体管沟道可以使用硅(Si N-外延34)而不是SiC。由于硅沟道比碳化硅沟道具有更高的迁移率，因此使用Si N-外延34的异质结沟道可降低沟道电阻并提高效率。由于硅Si而不是SiC具有更高的沟道迁移率，沟道电阻可提高10倍。由于晶体管的导通电阻包括沟道电阻以及通过N衬底50的电阻，因此对于使用Si N-外延34和P柱40的650V MOSFET，总导通电阻可提高约20％。
[0034] 异质结沟道的另一个优点是硅在与栅氧化层25的界面处具有较少的界面陷阱。硅具有更规则的
晶体结构，因为它仅包含除少数掺杂
原子之外的Si原子。相反，碳化硅(SiC)在晶格中同时具有硅和碳原子。Si和C原子具有不同的物理尺寸，这会导致晶格应
力。增加的晶格
应力会降低SiC的迁移率，并在与栅氧化层的界面处产生更多的界面陷阱。
[0035] 特别地，SiC在栅氧化层处的界面陷阱
密度是Si的约100倍。这些界面陷阱会在半导体沟道(Si或SiC)和栅氧化层之间的界面处困住/捕获电荷。随着时间的流逝，就会困住/捕获越来越多的电荷，这就需要增加晶体管导通所需的阈值电压以补偿这些被捕获的电荷。该阈值漂移是不希望的，因为它会随着时间的推移降低可靠性。阈值漂移可能取决于器件的工作条件–栅极导通的总时间越长，捕获的电荷越多，阈值漂移也越大。由于可靠性取决于使用情况，因此非常不希望这样依赖于工作条件。
[0036] 图5是具有图1所示的沟槽型肖特基二极管和P柱的异质结晶体管的示意图。异质结晶体管106由多晶硅栅极22作为栅极G、N+源极32作为源极S、N+漏极52作为漏极D形成的。
[0037] 异质结晶体管106的沟道是Si N-外延34，并且还包括在P柱40之间的N衬底50。异质结晶体管106的
块体(bulk)或衬底
节点是P体二极管30，其通过P+抽头36连接到源极金属26。异质结晶体管106是n沟道晶体管(NMOS器件)。
[0038] 体二极管102的
阳极连接到源极S，其
阴极连接到漏极D。阳极有源极金属26连接到P+抽头36和P体二极管30，P体二极管30在P体二极管30和N衬底50之间具有pn结。阴极端通过漏极金属28和N+漏极52连接到N衬底50。
[0039] 肖特基二极管104的阳极端连接到源极S，阴极连接到漏极D。阳极有源极金属26连接到肖特基金属38，肖特基金属38在肖特基金属38和N衬底50之间具有金属-半导体结。阴极端通过漏极金属28和N+漏极52连接到N衬底50。
[0040] 肖特基二极管104具有比pn结更低的正向偏压电压降，因此，肖特基二极管104将在pn二极管即体二极管102之前导通。由于肖特基金属-半导体结的正向压降比pn结的正向压降低，所以对于任何特定的施加电压，肖特基二极管104的传导电流密度也将比体二极管102的传导电流密度更高。
[0041] 图6的垂直截面图为图7-9的水平截面图确定垂直位置。图6与图1相同。横截面62显示在图7，穿过Si N-外延34、N+源极32、P+抽头36、肖特基金属38和沟槽20。横截面64显示在图8，穿过P体二极管30、P+抽头36、肖特基金属38和沟槽20。横截面66显示在图9，穿过N衬底50和P柱40、42。
[0042] 图7是穿过异质结晶体管沟道的水平截面图。图7显示图6所示的横截面62，穿过Si N-外延34、N+源极32、P+抽头36、肖特基金属38和沟槽20。Si N-外延34可以围绕在N+源极32周围形成一个甜甜圈形或环形，N+源极32可以围绕在P+抽头36和沟槽20周围形成一个环形，沟槽20侧面上具有肖特基金属38。N衬底50保留在Si N-外延34外部的拐角中。
[0043] 图8是穿过体二极管的水平截面图。图8显示穿过P体二极管30、P+抽头36、肖特基金属38和沟槽20的横截面64。P体二极管30的边缘可以与P柱40的中心对齐，P柱40在横截面64的下方，因此在图8中用虚线显示。P体二极管30的这种布置有助于引导沟道电流从Si N-外延34到从相邻对的P柱40之间流过，并且不靠近中心P柱42(未示出，但在沟槽20下方)。这种对齐改善了电流扩散并减小了MOSFET和体二极管的电阻。
[0044] 图9是穿过P柱的水平截面图。图9显示穿过N衬底50和P柱40、42的横截面66。一旦中心P柱42被8个P柱40包围，则肖特基二极管电流主要流过靠近中心P柱42的N衬底50，而来自Si N-外延34的沟道电流主要流过P柱40和图的周边之间的N衬底50，远离中心P柱42。
[0045] 图10显示两个排列在一起的异质结晶体管单元。可以同时排列一个以上的异质结晶体管。每个异质结晶体管单元都具有一个Si N-外延34环，该环围绕着沟槽20中的肖特基金属38。每个单元都有自己的源极金属26，该源极金属可以与其他单元的源极金属26分离，或者可以连接在一起用作并联晶体管，可以承载更多电流。所有单元共享N衬底50、N+漏极52和漏极金属28。
[0046] 来自沟槽20中的肖特基二极管的肖特基电流可以流过中心P柱42和周围P柱40之间的N衬底50。来自Si N-外延34的异质结晶体管沟道电流可以流过相邻P柱40之间的N衬底50，例如在图10的中间，在两个相邻的P柱40之间。
[0047] 图11A-11V是用于制造屏蔽型肖特基异质结功率晶体管的制作流程。可以使用图11A-11V描述的半导体过程来制造图1-10的器件。在图11A，进来的碳化硅(SiC)晶片有高掺杂N+区域形成的N+漏极52，以及轻掺杂N区域的SiC形成在晶片的上表面上，其形成底部N衬底50。N+漏极52的厚度可以为150-350μm，而N衬底50的初始外延层可以小于20μm，也许只有几微米。初始晶片可以进行标准的RCA清洁。
[0048] 在图11B，在晶片上生长一氧化物层，并且将光致抗蚀剂(未示出)施加至晶片的上表面，并通过曝光和显影或通过其他方法(例如，通过离子束直接写入)进行
图案化。使用图案化光致抗蚀剂的图案蚀刻氧化物层，以形成氧化物掩模74，该氧化物掩模74在去除光致抗蚀剂时保留。在图11C，使用氧化物掩模74进行蚀刻，蚀刻掉没有氧化物掩模74
覆盖的一部分N衬底50。在图11D，当去除氧化物掩模74时，保留N衬底50的岛。
[0049] 在图11E，通过p型SiC材料的
外延生长来填充N衬底50的岛之间的被蚀刻掉的间隙。该生长的p-SiC形成P柱40、42的底部，直接连接到N+漏极52。化学机械平面化(Chemical-Mechanical Planarization，CMP)去除在N衬底50的岛的顶部上形成的任何p-SiC外延，从而获得如图所示的平坦顶表面。
[0050] 在图11F，使用n型而不是p型SiC进行外延生长，从而增加了N衬底50的高度。在N衬底50顶部的、没有P柱40的区域上形成氧化物掩模74。然后，通过蚀刻去除在P柱40、42顶部上形成的n-SiC外延，然后去除氧化物掩模74。这些在图11E-11F的步骤可以重复多次，直到获得如图11F所示的中心P柱42的期望高度。
[0051] 一旦中心P柱42达到期望的高度，则当P柱40要生长得更高时，中心P柱42可以和N衬底50一起被保护性的氧化物掩模74覆盖，从而允许P柱40高于中心P柱42，如图11G所示。或者，所有P柱40、42都长得更高，然后仅将中心P柱42蚀刻到期望高度，而不蚀刻周围的P柱
40。
[0052] 在图11H，p+SiC材料的外延生长，在整个晶片上形成新的p+层，并填充了中心P柱42的顶部的间隙。这种生长的p+SiC在中心P柱42的顶部形成P+柱帽44。化学机械平面化(CMP)去除了在N衬底50的岛的顶部和P柱40的顶部上形成的任何p+SiC外延，获得了如图所示的平坦顶表面。
[0053] 在图11I，在N衬底50上生长n-SiC外延。在n-SiC外延生长之后，在N衬底50顶部的、没有P柱40的区域上形成氧化物掩模74。然后通过蚀刻去除在P柱40顶部上形成的n-SiC外延，然后去除氧化物掩模74。通过p型SiC材料的外延生长来填充N衬底50岛之间的蚀刻掉的间隙。化学机械平面化(CMP)去除在N衬底50的岛的顶部上形成的任何p-SiC外延，从而获得了如图所示的平坦顶表面。P柱40和N衬底50的高度增加，并且重复该过程直到达到P柱40的期望高度。然后，再进行n-SiC外延、图案化、和蚀刻以在P柱40的顶部上方形成间隙，如图11J所示。
[0054] 在图11K，p+SiC材料的外延生长在整个晶片上形成新的p+层，并填充了P柱40顶部的间隙。该生长的p+SiC在周围P柱40的顶部上形成P+柱帽44。化学机械平面化(CMP)去除了在N衬底50的岛的顶部上形成的任何p+SiC外延，从而获得了平坦的顶表面。或者，可以使用
离子注入在P柱40的顶部上形成P+柱帽44。
[0055] 在图11L，通过在下面的N衬底50和P柱40的顶部上的P+柱帽44上外延生长n型SiC材料，增加了N衬底50的厚度。可以进行一个或多个外延生长和CMP步骤。
[0056] 在图11M，氧化物沉积、掩膜和蚀刻氧化物层允许进行离子注入。对于P+、P-和N+的三个离子注入，这些步骤总共可以重复3次。这三个离子注入在
退火以修复离子注入损伤之后形成P+抽头36、P体二极管30和N+源极32。在该步骤中，P+抽头36比最终的P+抽头36宽，这是因为此步骤的P+抽头36还包括稍后将在形成沟槽20时去除的部分。
[0057] 在图11N，进行氧化物沉积，施加光致抗蚀剂并进行图案化，蚀刻氧化物以在N+源极32和P+抽头36上形成氧化物掩模68。在去除光致抗蚀剂之后，氧化物掩模68的岛被用来
刻蚀掉一部分P体二极管30和N衬底50以获得图11N所示的轮廓。进行蚀刻直到N衬底50的表面到达N+源极32和P体二极管30之间的界面。
[0058] 在图11O，去除氧化物掩模68，清洁，在晶片的表面上沉积外延层，通过CMP平面化。尽管所有先前的外延层都是SiC，但这次外延层是硅。形成n型Si外延层作为Si N-外延34。
[0059] 在图11P，重复CMP以去除多余的Si N-外延34，直到N+源极32和P+抽头36顶部的Si N-外延34被完全去除，仅留下在N+源极32隔壁的Si N-外延34，但没有在N+源极32上方的Si N-外延34。因此Si N-外延34和N+源极32有一个共平面的表面。然后，在Si N-外延34上方以及在其他层(例如N+源极32和P+抽头36，它们是SiC而不是Si)上生长栅氧化层25。多晶硅栅极22沉积在栅氧化层25上方。
[0060] 在图11Q，对多晶硅栅极22进行掩模、图案化和蚀刻。去除未被多晶硅栅极22覆盖的栅氧化层25，暴露出N+源极32和P+抽头36。
[0061] 在图11R，在晶片上沉积诸如层间电介质(Inter-Layer-Dielectric，ILD)的绝缘体，图案化、蚀刻，以在多晶硅栅极22的顶部上形成绝缘体24，并且在P+抽头36的中心上方形成绝缘体27。在图11S，在N+源极32和P+抽头36的暴露表面上形成
欧姆接触。可在先前的绝缘体24、27蚀刻结束和到达N+源极32的表面时引入气体，形成欧姆接触。可以通过
化学气相沉积(CVD)或其他工艺(例如退火或溅射)形成金属硅化物接触。欧姆接触33形成在N+源极32的表面上和P+抽头36的表面上。
[0062] 在图11T，施加掩模并进行蚀刻，以在P+抽头36的中间蚀刻出沟槽20，在沟槽20的两侧上留下较小的P+抽头36。去除掩模，沉积金属，图案化，蚀刻，形成源极金属26和沟槽20内的肖特基金属38，如图11U所示。源极金属26和肖特基金属38可以具有相同的金属成分，或者可以有不同的化学式，可以同时或顺序地沉积。可以进行退火以形成肖特基接触，其中肖特基金属38接触沟槽20内的N衬底50。
[0063] 在图11V，将金属施加到晶片的背面，以形成漏极金属28，该漏极金属28与N+漏极52形成欧姆接触。制作的最终器件与图1所示有相同的轮廓。
【替代实施例】
[0064]
发明人还考虑了若干个其他实施例。例如，可以使用不同的尺寸、形状、布局和轮廓。可以针对所使用的特定工艺来调整各个层的厚度。掺杂水平和掺杂密度也可以改变。可以使用各种组合的结构。源极金属26和肖特基金属38可以是同一金属层的一部分，或者可以是彼此接触的分开的金属层。沟槽20可以用源极金属26填充。肖特基金属38的厚度可以更厚并且可以填充沟槽20，或者在沟槽20的壁和底部上可以非常薄，在肖特基金属38上有其他金属。P+抽头36可以是掩埋层，其与沟槽20
侧壁的肖特基金属38或源极金属26接触，并不与顶表面上的源极金属26接触。P+抽头36不必接触N+源极32，但可以在其间具有另一层，例如N衬底50。
[0065] 对于增强器件，晶体管阈值电压VTH可以大于零，或者对于耗尽型器件，晶体管阈值电压VTH可以小于零。可以调节Si N-外延34和N衬底50的掺杂水平以调节阈值。
[0066] 举一个掺杂水平的例子，N衬底50可以是1016至1019，Si N-外延34可以是1015至1018，P体二极管30可以是1016至1019，P柱40、42可以是1016至1019，P+柱帽44、P+抽头36、N+源极32和N+漏极52可以为1017至1020。
[0067] 如图所示，P体二极管30的边缘可以与P柱40的中心对齐，或者可以有其他对齐。多晶硅栅极边缘处的Si N-外延34下方的P体二极管30的对齐可以向右或向左移动。P体二极管30可以比P+抽头36深或浅，只要P体二极管30与P+抽头36接触就行。可以在多晶硅栅22下方有较厚场氧化物的额外区域，在一些工艺中，可以在这些场氧化物区域上方或在栅氧化层25上方直接与多晶硅层22形成与金属层的接触。
[0068] 在一些实施例中，可以删除P+柱帽44。如果没有P+柱帽44，P柱40、42内的高E场可能会溢出到N衬底50中，增加N衬底50中的E场。当总的正负电荷平衡时，电荷平衡得到改善，当N衬底50的集成的掺杂水平与P柱40、42和P+柱帽44的集成(在整个柱的长度上集成的)的掺杂水平大致相同时，会发生这种情况。
[0069] 虽然已经显示出P柱40的高度比中心P柱42更高，但是这些柱都可以有相同的高度。在一实施例中，当沟槽20比P体二极管30底部低2μm时，P柱40可以高27μm，而中心P柱42可以高25μm。P柱40、42可以使肖特基二极管附近的E场减小1/3至1/2，
击穿电压是两倍或三倍。
[0070] 柱可以如图10所示以(2+1)N图案布置，其中一个中心柱42被2N＝2或8个P柱40围绕，或者以诸如(3+1)N、(4+1)N、...(2+1)N的其他模式布置。N表示二维的重复器件单元数。对于实际器件，数字N可能很大，例如>100。中心P柱42可以配有P+柱帽44，而其他周围的P柱40没有P+柱帽44。或者，中心P柱42没有或所有柱40、42都没有P+柱帽44。
[0071] 可能有多种IC半导体制造工艺。可以使用各种专用机器和工艺来制造光掩模，包括直接写入以烧掉
金属化层而不是光致抗蚀剂。扩散、氧化物生长、蚀刻、沉积、离子注入和其他制造步骤的多种组合可以使它们在IC上创建的最终图形由光掩模控制。虽然已经描述了对晶体管进行建模，尤其是对漏极电流进行了建模，但是也可以对其他电流(例如二极管电流、衬底
泄漏电流等)进行建模，也可以对其他器件(例如电容器、
电阻器等)进行建模。
[0072] 一些蚀刻步骤可以是干沟槽蚀刻，以获得更锋利的边缘。工艺步骤的顺序以及工艺步骤本身的变化可以有所改变。当功率晶体管集成到更大的器件上时，可以添加其他工艺步骤，例如用于清洁或用于其他金属层，或用于其他晶体管类型，例如标准
互补金属氧化物半导体(CMOS)晶体管。
[0073] 尽管已经描述了肖特基二极管是在N衬底50上，但是肖特基二极管也可以被制成是p型衬底，尽管正向电压可能太低。P+抽头36防止肖特基金属38接触P体二极管30，以防止形成次标准的p-肖特基二极管。
[0074] 虽然已经显示沟槽20比功率晶体管更深，但是沟槽可以更浅，Si N-外延34可以更深。所有柱的高度可以相同或不同。在沟道下方的P体二极管30的确切位置可以调节。
[0075] 本发明的背景部分可以包含关于本发明的问题或环境的背景信息，而不是由其他人描述
现有技术。因此，在背景技术部分中包含的材料并不是
申请人对现有技术的承认。
[0076] 本文描述的任何方法或过程是机器实现的或计算机实现的，旨在由机器、计算机或其他设备执行，不旨在没有机器辅助的情况下仅由人执行。产生的有形结果可以包括在诸如计算机监视器、投影设备、音频生成设备和相关媒体设备之类的显示设备上的报告或其他机器生成的显示，可以包括也是机器生成的硬拷贝打印输出。其他机器的计算机控制是另一个有形的结果。
[0077] 所述的任何优点和益处可能不适用于本发明的所有实施例。当在
权利要求要素中陈述单词“手段”时，申请人意图使权利要求要素符合35USC第112章第6段。通常，一个或多个单词的标签在单词“装置”之前。单词“装置”前面的单词是旨在便于参考权利要求元素的标签，并不意图表达结构上的限制。这种装置加功能的权利要求旨在不仅覆盖在此所述的用于执行该功能及其结构等同物的结构，而且覆盖等同的结构。例如，虽然钉子和螺钉具有不同的构造，但它们都具有等同的结构，因为它们都具有紧固功能。不使用“手段”一词的权利要求不意图符合35USC第112章第6段。
信号通常是电子信号，但也可以是
光信号，例如可以通过光纤线传送。
[0078] 为了说明和描述的目的，前面已经呈现了本发明实施例的描述。这并不意味着穷举或将本发明限制到所披露的确切形式。鉴于上述教导，可能有多种修改和变型。本发明范围不受限于该详述，而是受限于所附加的权利要求。
