一种纳米线结构、围栅纳米线器件及其制造方法
阅读：1033发布：2020-07-24
专利汇可以提供一种纳米线结构、围栅纳米线器件及其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 提供一种围栅 纳米线 器件的制造方法，包括：提供衬底；在衬底上形成纳米线，纳米线的两端由 衬垫 支撑 ；形成包围纳米线的栅极，在栅极两侧形成侧墙；在栅极两侧的纳米线上 外延 生长 源漏外延层，并进行掺杂，以形成源漏区。该方法通过对纳米线的 沟道 区域和源漏区域分别处理，获得小尺寸的纳米线沟道的同时，可以有效的降低源漏区域的 接触 电阻 ，提高器件的性能。，下面是一种纳米线结构、围栅纳米线器件及其制造方法专利的具体信息内容。
1.一种围栅纳米线器件的制造方法，其特征在于，包括：
提供衬底；
在衬底上形成纳米线，纳米线的两端由衬垫支撑；
形成包围纳米线的栅极，在栅极两侧形成侧墙；
在栅极两侧的纳米线上外延生长源漏外延层，并进行掺杂，以形成源漏区；
所述栅极为假栅极，在形成源漏区之后，还包括：
进行金属前电介质层沉积并进行平坦化；
去除假栅极，以形成开口；
在开口中形成包围纳米线的替代栅极。
2.根据权利要求1所述的制造方法，其特征在于，在衬底上形成纳米线，纳米线的两端由衬垫支撑，具体步骤包括：
在衬底上依次交替堆叠第一半导体层和第二半导体层；
进行刻蚀，形成第一半导体层和第二半导体层的纳米线堆叠层，纳米线堆叠层的两侧为沟槽，纳米线堆叠层的两端为衬垫；
去除纳米线堆叠层中的第一半导体层，纳米线堆叠层中保留的第二半导体层为纳米线。
3.根据权利要求1-2中任一项所述的制造方法，其特征在于，在栅极两侧的纳米线上外延生长源漏外延层，并进行掺杂，以形成源漏区的步骤包括：
在源漏区域的纳米线上外延生长源漏外延层并进行原位掺杂，以形成源漏区。
4.根据权利要求1-2中任一项所述的制造方法，其特征在于，在栅极两侧的纳米线上外延生长源漏外延层，并进行掺杂，以形成源漏区的步骤包括：
在源漏区域的纳米线上外延生长源漏外延层；
对源漏区域进行离子注入，并进行热退火，以形成源漏区。
一种纳米线结构、围栅纳米线器件及其制造方法
技术领域
背景技术
[0002] 随着集成电路的集成度不断提高，器件的尺寸不断减小，在进入22nm技术节点以来，传统的金属氧化物半导体场效应晶体管(MOSFET)器件很难继续减小关键尺寸，短沟道效应变得愈发显著，短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题，成为影响器件性能的主导因素。
[0004] 纳米线围栅器件是一种多栅器件，它的典型特征在于栅极将纳米线的沟道区完全包围，因此具有很好的栅控能力，能有效的抑制纳米尺寸下的短沟道效应，是面向10nm及以下节点硅基器件最具潜力的解决方案。然而，小尺寸的纳米线在制造中存在很多挑战，尤其是纳米线制备和源漏区的形成两方面，而如何形成小尺寸的纳米线围栅并降低源漏区的接触电阻，同时能降低制造难度，与现有工艺有良好的兼容性，是实现纳米线围栅器件能够量产化的关键问题。
发明内容
[0005] 有鉴于此，本发明的目的在于提供一种纳米线结构、围栅纳米线器件及其制造方法，得到更小尺寸的纳米线器件，同时降低源漏区的接触电阻。
[0006] 为实现上述目的，本发明有如下技术方案：
[0007] 一种围栅纳米线器件的制造方法，包括：
[0008] 提供衬底；
[0010] 形成包围纳米线的栅极，在栅极两侧形成侧墙；
[0011] 在栅极两侧的纳米线上外延生长源漏外延层，并进行掺杂，以形成源漏区。
[0012] 可选的，在衬底上形成纳米线，纳米线的两端由衬垫支撑，具体步骤包括：
[0013] 在衬底上依次交替堆叠第一半导体层和第二半导体层；
[0015] 去除纳米线堆叠层中的第一半导体层，纳米线堆叠层中保留的第二半导体层为纳米线。
[0016] 可选的，所述栅极为假栅极，在形成源漏区之后，还包括：
[0018] 去除假栅极，以形成开口；
[0019] 在开口中形成包围纳米线的替代栅极。
[0020] 可选的，在栅极两侧的纳米线上外延生长源漏外延层，并进行掺杂，以形成源漏区的步骤包括：
[0021] 在源漏区域的纳米线上外延生长源漏外延层并进行原位掺杂，以形成源漏区。
[0022] 可选的，在栅极两侧的纳米线上外延生长源漏外延层，并进行掺杂，以形成源漏区的步骤包括：
[0023] 在源漏区域的纳米线上外延生长源漏外延层；
[0025] 此外，本发明还提供了一种纳米线结构，包括：
[0026] 衬底；
[0027] 衬底上的纳米线，纳米线的两端由衬垫支撑；
[0028] 纳米线的中部区域为沟道区域，沟道区域的两侧为源漏区域，源漏区域的纳米线上形成有源漏外延层。
[0029] 可选的，所述纳米线为间隔的多层堆叠结构。
[0030] 此外，本发明又提出了一种围栅纳米线器件，包括：
[0031] 衬底；
[0032] 衬底上的纳米线，纳米线的两端由衬垫支撑；
[0033] 包围纳米线的栅极；
[0034] 栅极两侧的纳米线上的源漏外延层；
[0035] 栅极两侧的源漏区。
[0036] 可选的，所述纳米线为间隔的多层堆叠结构。
[0037] 本发明实施例提供的纳米线结构、围栅纳米线器件及其制造方法，在纳米线上形成栅极和侧墙之后，通过外延生长在栅极两侧的纳米线上生长源漏外延层，这样，通过对纳米线的沟道区域和源漏区域分别处理，获得小尺寸的纳米线沟道的同时，可以有效的降低源漏区域的接触电阻，提高器件的性能。附图说明
[0038] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0039] 图1示出了根据本发明实施例围栅器件的制造方法流程图；
[0040] 图2-图9示出了根据本发明实施例的制造方法，在形成器件的各个过程中，围栅器件的剖面结构示意图。
具体实施方式
[0041] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
[0042] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0043] 其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0044] 本发明提出了一种围栅纳米线器件的制造方法，参考图1所示，该方法包括：提供衬底；在衬底上形成纳米线，纳米线的两端由衬垫支撑；形成包围纳米线的栅极，在栅极两侧形成侧墙；在栅极两侧的纳米线上外延生长源漏外延层，并进行掺杂，以形成源漏区。
[0045] 在本发明中，该方法可以应用于前栅或后栅工艺中，在纳米线上形成栅极和侧墙之后，即纳米线的沟道区域由栅极和侧墙覆盖，进而，对纳米线上的源漏区域，即栅极两侧的纳米线进行外延生长工艺，使得源漏区域的纳米线上形成源漏外延层，源漏外延层有助于降低纳米线的源漏区域的接触电阻，提高器件的性能。在该方法中，沟道区域的纳米线由栅极及侧墙覆盖，对源漏区域的纳米线进行外延工艺时，不会影响到沟道区域的纳米线结构，不会影响沟道区域的纳米线的尺寸，在降低源漏区域的接触电阻的同时，保证器件强的驱动电流，这样分别处理使得源漏区域和沟道区域的纳米线实现有效隔离，而无须担心有额外的风险。本发明提供的围栅纳米线器件的制造工艺，工艺简单易行，同时，所有的工艺步骤都和现有的CMOS器件制造工艺相兼容，因此能够很容易集成到半导体集成电路制造之中。
[0046] 为了更好的理解本发明的技术方案和技术效果，以下将结合流程图对具体的实施例进行详细的描述和说明。
[0047] 在步骤S01，提供衬底100，参考图2所示。
[0048] 在本发明实施例中，所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)、三五族化合物及二四族化合物半导体等。在其他实施例中，所述衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
[0049] 在步骤S02，在衬底100上形成纳米线102，纳米线102的两端由衬垫104支撑，参考图2所示。
[0050] 在本发明的实施例中，纳米线102可以为单层结构，也可以为上下相间隔的多层堆叠式结构，如图2所示，在纳米线102的两端由衬垫104支撑，衬底对纳米线起到支撑作用，保证纳米线在后续的制备工艺中不会脱落。本实施例中，纳米线102的端部与衬垫104的侧壁接触，实现衬底对纳米线的支撑作用。
[0051] 可以采用合适的工艺形成纳米线的结构，在一个具体的实施例中，可以通过以下步骤形成本实施例的多层堆叠结构的纳米线：
[0052] 首先，在衬底上依次交替堆叠第一半导体层和第二半导体层。
[0053] 可以根据刻蚀的选择性来确定第一半导体层和第二半导体层的材料，以及根据所需的纳米线的结构确定堆叠的第一半导体层和第二半导体层的层数。在一些实施例中，所述衬底材料可以为硅、硅锗、锗、三五族化合物、二四族化合物等，第一半导体层可以为SiGe、Ge或二者的复合结构，所述第二半导体层相应的可以为硅、硅锗、锗、三五族化合物、二四族化合物等。
[0054] 本实施例中，衬底100为硅衬底，可以在硅衬底上外延生长SiGe的第一半导体层，而后，在SiGe的第一半导体层上外延生长Si的第二半导体层，纳米线为间隔的多层堆叠式结构，则多次交替堆叠第一半导体层和第二半导体层，形成半导体层的堆叠式结构。
[0055] 接着，进行刻蚀，形成第一半导体层和第二半导体层的纳米线堆叠层，纳米线堆叠层的两侧为沟槽。
[0056] 可以在上述半导体堆叠结构上依次形成硬掩模，如氮化硅、氧化硅等电介质层，而后，采用合适的光刻技术形成光刻图形，再对该硬掩模进行图案化处理。在硬掩模的掩蔽下对下面的半导体堆叠结构进行刻蚀，形成满足要求的图案化纳米线堆叠结构，纳米线堆叠结构的两侧为沟槽，两端为衬垫。然后去除第一半导体层，留下第二半导体层，从而形成堆叠式的纳米线结构，形成的纳米线的宽度决定了器件沟道的宽度，纳米线的宽度可以为30～50nm。
[0057] 形成堆叠式纳米线结构有多种处理方法，如干法刻蚀或湿法腐蚀或两者相结合，也可以采用先氧化再刻蚀的方法等，主要就是利用两半导体层具有不同的材料属性，从而选择性的去除堆叠层中的某一半导体层，而保留另一半导体层，从而形成最终的堆叠纳米线结构。如图2所示，该纳米线102为多层堆叠结构，该结构形成的围栅器件与栅极具有更多接触表面，形成的器件具有更强的电流驱动能力，能更好的抑制短沟道效应，提高器件的性能。
[0058] 在步骤S03，形成包围纳米线的栅极106，在栅极106两侧形成侧墙108，参考图4所示。
[0059] 在本发明的实施例中，可以按照常规的CMOS器件制造工艺形成栅极106和侧墙108，可以为CMOS器件的前栅工艺形成栅极和侧墙，也可以为后栅工艺形成栅极和侧墙。
[0060] 具体的，首先，淀积栅介质层(图未示出)，栅介质层可以为热氧化层或高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物、锆基氧化物、氧化铝、镧系氧化物等。接着，沉积栅极材料，栅极材料可以为金属栅极材料，例如Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx或W等等或他们的叠层，也可以为假栅材料，例如可以为非晶硅、多晶硅等。接着，可以在栅极材料上继续沉积盖层，如氧化硅或氮化硅或他们的叠层，而后，进行图案化，形成包围纳米线的栅极106，栅极下的纳米线区域为沟道区域，如图3所示。
[0061] 接着，形成侧墙108，侧墙可以为为一层或多层结构，可以通过淀积合适的介质材料，例如氮化硅、氧化硅、低k电介质材料或其他合适的材料及其组合，而后，进行RIE(反应离子刻蚀)，形成侧墙108，如图4所示。
[0062] 在步骤S04，在栅极106两侧的纳米线102-1上外延生长源漏外延层103，并进行掺杂，以形成源漏区，参考图6所示。
[0063] 在该步骤中，采用选择性外延(EPI)工艺，如图5所示，在栅极两侧暴露的纳米线102-1上生长源漏外延层103，生长源漏外延层103的厚度可以为20～50nm，具体厚度与器件的设计尺寸有关，可以根据制造纳米线的材料以及器件性能的要求选择合适的外延材料进行生长，例如可以为硅、硅锗、锗、三五族化合物、二四族化合物等，该源漏外延层103与其包围的纳米线部分一起作为形成源漏的源漏区域，该源漏外延层有助于降低源漏区的接触电阻，同时，根据期望的晶体管器件要求，对该源漏区域进行p型或n型掺杂，进而形成源漏区。
[0064] 在一些实施例中，可以在外延生长源漏外延层103的同时，进行原位掺杂，从而形成源漏区。在另一些实施例中，可以在外延生长源漏外延层103之后，进行离子注入，如图6所示，而后进行热退火，激活掺杂，从而形成源漏区。当然，在在源漏区域中，还可以进一步的形成源漏延伸区、Halo掺杂区等。
[0065] 对于前栅工艺，至此便形成了围栅纳米线的器件结构，而后，可以完成器件的其他加工工艺，如形成金属前电介质层、接触及互连结构等。
[0066] 对于后栅工艺，上述形成的栅极为假栅极，则继续进行以下步骤。
[0067] 在步骤S05，进行金属前电介质层沉积及平坦化，参考图7所示。
[0068] 可以通过淀积电介质材料，例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)等，进行金属前电介质层填充，并进行CMP平坦化处理，以形成介质层112，，直至暴露出假栅极的上表面，来形成介质层112，该介质层112可以为单层或多层结构，参考图7所示。
[0069] 在步骤S06，去除假栅极，以形成开口114，参考图8所示。
[0070] 可以采用湿蚀刻和/或干蚀刻除去假栅极，以及进一步去除假栅极下的栅介质层，具体的，可以采用四甲基氢氧化铵(TMAH)KOH去除假栅极和假电阻结构，以及假栅介质层，直至暴露出纳米线102表面，形成开口112，如图8所示。
[0071] 在步骤S07，在开口114中形成包围纳米线102的替代栅极114，参考图9所示。
[0072] 可以沉积高k介质材料及金属栅极材料，并进行平坦化，从而，在开口中形成包围纳米线102的替代栅极114，如图9所示。
[0073] 至此，在后栅工艺中形成了包围纳米线的器件结构，而后，可以完成其他必要的加工工艺，例如形成接触及互连结构等。
[0074] 这样，就形成了本发明实施例的纳米线结构，参考图8所示，该纳米线结构包括：
[0075] 衬底100；
[0076] 衬底100上的纳米线，纳米线的两端由衬垫104支撑；
[0077] 纳米线的中部区域为沟道区域102-2，沟道区域的两侧为源漏区域102-1，源漏区域102-1的纳米线上形成有源漏外延层103。
[0078] 其中，沟道区域的纳米线的直径可以为10nm或以下，源漏区域的纳米线的直径可以为30-50nm。
[0079] 所述纳米线可以为单层或多层结构，本实施例中，为间隔的多层堆叠结构。
[0080] 此外，本发明还提供了通过上述纳米线结构形成的围栅器件，参考图8和图9所示，该围栅器件包括：
[0081] 衬底100；
[0082] 衬底100上的纳米线，纳米线的两端由衬垫104支撑；
[0083] 包围纳米线的栅极114；
[0084] 栅极114两侧的纳米线102-2上的源漏外延层103；
[0085] 栅极114两侧的源漏区。
[0086] 所述纳米线可以为单层或多层结构，本实施例中，为间隔的多层堆叠结构。
[0087] 本发明的纳米线结构以及具有该纳米线结构的围栅器件，纳米线用于沟道及源漏的形成，获得小尺寸的纳米线沟道的同时，可以有效的降低源漏区域的接触电阻，提高器件的性能。
[0088] 以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
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