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一种与堆叠 纳米线或片兼容的输入输出器件及制备方法

阅读：1036发布：2020-05-27

专利汇可以提供一种与堆叠纳米线或片兼容的输入输出器件及制备方法专利检索，专利查询，专利分析的服务。并且本发明提供一种与堆叠纳米线或片兼容的输入输出器件的制备方法，包括，在衬底上形成由牺牲层和第一外延层组成的叠层；去除第二区域的叠层后填充第二外延层；经过刻蚀在第一区域和第二区域分别形成第一鳍部和第二鳍部；在第一鳍部和第二鳍部同时形成第一伪栅和第二伪栅及侧墙；去除第一伪栅及被第一伪栅覆盖的第一鳍部中的牺牲层，形成堆叠纳米线或片；去除第二伪栅，在堆叠纳米线或片和被第二伪栅覆盖的第二鳍部分别淀积栅介质层和金属栅层。本发明还提供一种与堆叠纳米线或片兼容的输入输出器件。解决了两根纳米线或片之间很难填入金属栅，即使部分金属栅填入，输入输出器件电学性能仍会较差的问题。，下面是一种与堆叠纳米线或片兼容的输入输出器件及制备方法专利的具体信息内容。

权利要求

1.一种与堆叠纳米线或片兼容的输入输出器件的制备方法，其特征在于，包括以下步骤：
提供衬底，所述衬底包括第一区域和第二区域，在所述衬底上形成交替堆叠的牺牲层和第一外延层；
去除所述第二区域的所述第一外延层和牺牲层，在所述第二区域对应的所述衬底上形成第二外延层；
干法各向异性刻蚀所述衬底、所述第一区域的所述第一外延层和牺牲层、所述第二区域的所述第二外延层，形成STI浅沟道隔离、凸出于所述第一区域对应的所述衬底的第一鳍部和凸出于所述第二区域对应的所述衬底的第二鳍部，所述第一鳍部和第二鳍部均沿第一方向延伸；
在所述第一鳍部上形成沿第二方向延伸的第一伪栅，在所述第一伪栅的侧壁上形成侧墙，同时在所述第二鳍部上形成沿第二方向延伸的第二伪栅，在所述第二伪栅的侧壁上形成侧墙，所述第二方向与所述第一方向在所述衬底所在平面内正交；
去除所述第一伪栅，在被所述第一伪栅覆盖的所述第一鳍部形成堆叠纳米线或片，在所述堆叠纳米线或片的表面依次淀积栅介质层和金属栅层，形成第一栅极；
去除所述第二伪栅，在被所述第二伪栅覆盖的所述第二鳍部表面沿第二方向依次淀积所述栅介质层和金属栅层，形成第二栅极；在所述第二区域形成与所述堆叠纳米线或片兼容的FinFET结构的输入输出器件。
2.根据权利要求1所述的与堆叠纳米线或片兼容的输入输出器件的制备方法，其特征在于：去除所述第二区域的所述第一外延层和牺牲层，在所述第二区域衬底上形成第二外延层的步骤包括：
在位于顶部的所述第一外延层的表面淀积硬掩模，利用光刻工艺在所述硬掩模上形成图形，定义出所述第二区域；
利用干法刻蚀或湿法腐蚀工艺选择性去除所述第二区域的所述第一外延层和牺牲层；
在所述第二区域对应的所述衬底上选择性外延所述第二外延层；
对所述第二外延层进行平坦化处理或者回刻，使所述第二外延层的顶部与所述第一区域中的所述硬掩模的顶部相平；
去除所述硬掩模，使所述第一区域和所述第二区域高度差为所述硬掩模的厚度。
3.根据权利要求1所述的与堆叠纳米线或片兼容的输入输出器件的制备方法，其特征在于：在被所述第一伪栅覆盖的所述第一鳍部形成堆叠纳米线或片的步骤包括：
去除被所述第一伪栅覆盖的所述第一鳍部中的所述牺牲层，形成由所述第一外延层组成的所述堆叠纳米线或片。
4.根据权利要求1所述的与堆叠纳米线或片兼容的输入输出器件的制备方法，其特征在于：
在形成所述第一伪栅和第二伪栅及所述第一伪栅和第二伪栅侧壁的侧墙之后，还包括：在所述第一伪栅沿所述第一方向两侧的所述第一鳍部上外延生长源漏区，在所述第二伪栅沿所述第一方向两侧的所述第二鳍部上外延生长源漏区。
5.根据权利要求1或2所述的与堆叠纳米线或片兼容的输入输出器件的制备方法，其特征在于：所述第一外延层材料包括硅；
所述牺牲层材料包括硅锗；
所述第二外延层材料包括硅、硅锗、锗或三五族化合物中的任意一种；
所述衬底材料包括硅或绝缘体上硅。
6.根据权利要求1所述的与堆叠纳米线或片兼容的输入输出器件的制备方法，其特征在于：所述第一区域用于形成核心器件；
所述第二区域用于形成输入输出器件。
7.根据权利要求1所述的与堆叠纳米线或片兼容的输入输出器件的制备方法，其特征在于：所述第一栅极和第二栅极均包括所述栅介质层和所述金属栅层，所述栅介质层包括二氧化硅和/或二氧化铪。
8.一种与堆叠纳米线或片兼容的输入输出器件，其特征在于，包括：
衬底，所述衬底包括第一区域和第二区域；
第一鳍部，所述第一鳍部在所述第一区域对应的所述衬底上沿第一方向延伸；
所述第一鳍部包括若干第一外延层，若干所述第一外延层间隔设置；所述第一鳍部包括第一区和分布在所述第一区两侧的第二区；所述第一区包括由第一外延层组成的堆叠纳米线或片，所述第二区的所述第一外延层的间隔中形成有牺牲层；
围绕所述第一区中的所述堆叠纳米线或片的第一栅极；
第二鳍部，所述第二鳍部包括第二外延层，并在所述第二区域对应的所述衬底上沿第一方向延伸；
所述第二鳍部上沿第二方向延伸的第二栅极；
所述第一方向与所述第二方向在所述衬底所在平面内正交。
9.根据权利要求8所述的与堆叠纳米线或片兼容的输入输出器件，其特征在于：所述输入输出器件还包括，源漏区，所述源漏区形成于所述第一栅极沿所述第一方向两侧的所述第一鳍部上，以及形成于所述第二栅极沿所述第一方向两侧的所述第二鳍部上。
10.根据权利要求8所述的与堆叠纳米线或片兼容的输入输出器件，其特征在于：所述第一区域用于形成核心器件；所述第二区域用于形成输入输出器件；
所述第一外延层材料包括硅；所述第二外延层材料包括硅、硅锗、锗或三五族化合物中的任意一种；所述衬底材料包括硅或绝缘体上硅；
所述第一栅极和第二栅极均包括栅介质层和金属栅层，所述栅介质层包括二氧化硅和/或二氧化铪。

说明书全文

一种与堆叠纳米线或片兼容的输入输出器件及制备方法

技术领域

[0001] 本发明涉及半导体领域，尤其涉及一种与堆叠纳米线或片兼容的输入输出器件及制备方法。

背景技术

[0002] 核心器件（core device）指芯片内部所使用的器件，数量最为庞大，为了达到节约功耗而常常会采用较低的电压，一般有1.0v，1.2v，1.5v和1.8v。与核心器件相对应的是输入输出器件（IO device），即芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，且取决于外部接口的兼容，工作电压一般为1.8v，2.5v，3.3v和5v。

[0003] 人们对核心器件的堆叠纳米线或片进行了大量的研究，对于与其兼容的输入输出器件的研究比较少。在现有技术中，很难直接将输入输出器件的制作工艺与核心器件的制作工艺集成，由于输入输出器件和核心器件采用相同的硅锗/硅/硅锗/硅叠层结构，采用相同的刻蚀工艺进行刻蚀，形成两个相同的叠层鳍部，然后形成伪栅及侧墙，去除叠层鳍部中的牺牲层，在两个鳍部中分别形成堆叠纳米线或片，再在核心器件区域和输入输出器件区域的堆叠纳米线或片上分别淀积栅介质层和金属栅层。由于核心器件和输入输出器件的两个叠层鳍部是相同的，而堆叠纳米线或片释放后的间距会很小，只能满足核心器件填充的需要，而位于芯片外围的输入输出器件的栅介质层厚度要求较厚，不能完全进行栅介质和金属栅的填充，即使部分金属栅填入，输入输出器件电学性能仍会较差。因此亟待开发一种与堆叠纳米线或片兼容的输入输出器件及制备方法。

发明内容

[0004] 为了克服现有技术中，由于堆叠纳米线或片释放后的间距很小，而输入输出器件的高电压对栅介质层厚度要求较厚，导致输入输出器件的两根纳米线或片之间很难填入金属栅，即使部分金属栅填入，输入输出器件电学性能仍会较差的问题。本发明提供一种与堆叠纳米线或片兼容的输入输出器件的制备方法，具体包括以下步骤：提供衬底，衬底包括第一区域和第二区域，在衬底上形成交替堆叠的牺牲层和第一外延层；
去除第二区域的第一外延层和牺牲层，在第二区域对应的衬底上形成第二外延层；
干法各向异性刻蚀衬底、第一区域的第一外延层和牺牲层、第二区域的第二外延层，形成STI浅沟道隔离、凸出于第一区域对应的衬底的第一鳍部和凸出于第二区域对应的衬底的第二鳍部，第一鳍部和第二鳍部均沿第一方向延伸；
在第一鳍部上形成沿第二方向延伸的第一伪栅，在第一伪栅的侧壁上形成侧墙，同时在第二鳍部上形成沿第二方向延伸的第二伪栅，在第二伪栅的侧壁上形成侧墙，第二方向与第一方向在衬底所在平面内正交；
去除第一伪栅，在被第一伪栅覆盖的第一鳍部形成堆叠纳米线或片，在堆叠纳米线或片的表面依次淀积栅介质层和金属栅层，形成第一栅极；
去除第二伪栅，在被第二伪栅覆盖的第二鳍部表面沿第二方向依次淀积栅介质层和金属栅层，形成第二栅极；在第二区域形成与堆叠纳米线或片兼容的FinFET结构的输入输出器件。

[0005] 优选地，去除第二区域的第一外延层和牺牲层，在第二区域衬底上形成第二外延层的步骤包括：在位于顶部的第一外延层的表面淀积硬掩模，利用光刻工艺在硬掩模上形成图形，定义出第二区域；
利用干法刻蚀或湿法腐蚀工艺选择性去除第二区域的第一外延层和牺牲层；
在第二区域对应的衬底上选择性外延第二外延层；
对第二外延层进行平坦化处理或者回刻，使第二外延层的顶部与所述第一区域中的硬掩模的顶部相平；
去除硬掩模，使第一区域和第二区域高度差为硬掩模的厚度。

[0006] 优选地，在被第一伪栅覆盖的第一鳍部形成堆叠纳米线或片的步骤包括：去除被第一伪栅覆盖的第一鳍部中的牺牲层，形成由第一外延层组成的堆叠纳米线或片。

[0007] 优选地在形成第一伪栅和第二伪栅及第一伪栅和第二伪栅侧壁的侧墙之后，还包括：在第一伪栅沿第一方向两侧的第一鳍部上外延生长源漏区，在第二伪栅沿第一方向两侧的第二鳍部上外延生长源漏区。

[0008] 优选地，第一外延层材料包括硅；牺牲层材料包括硅锗；
第二外延层材料包括硅、硅锗、锗或三五族化合物中的任意一种；
衬底材料包括硅或绝缘体上硅。

[0009] 优选地，第一区域用于形成核心器件；第二区域用于形成输入输出器件。

[0010] 优选地，第一栅极和第二栅极均包括栅介质层和金属栅层，栅介质层包括二氧化硅和/或二氧化铪。

[0011] 本发明还提供一种与堆叠纳米线或片兼容的输入输出器件，包括：衬底，衬底包括第一区域和第二区域；
第一鳍部，第一鳍部在第一区域对应的衬底上沿第一方向延伸；
第一鳍部包括若干第一外延层，若干第一外延层间隔设置；第一鳍部包括第一区和分布在第一区两侧的第二区；第一区包括由第一外延层组成的堆叠纳米线或片，第二区的第一外延层的间隔中形成有牺牲层；
围绕第一区中的堆叠纳米线或片的第一栅极；
第二鳍部，第二鳍部包括第二外延层，并在第二区域对应的衬底上沿第一方向延伸；
第二鳍部上沿第二方向延伸的第二栅极；
第一方向与第二方向在衬底所在平面内正交。

[0012] 优选地，输入输出器件还包括，源漏区，源漏区形成于第一栅极沿第一方向两侧的第一鳍部上，以及形成于第二栅极沿第一方向两侧的第二鳍部上。

[0013] 优选地，第一区域用于形成核心器件；第二区域用于形成输入输出器件；第一外延层材料包括硅；第二外延层材料包括硅、硅锗、锗或三五族化合物中的任意一种；衬底材料包括硅或绝缘体上硅；
第一栅极和第二栅极均包括栅介质层和金属栅层，栅介质层包括二氧化硅和/或二氧化铪。

[0014] 本发明公开一种与堆叠纳米线或片兼容的输入输出器件的制备方法，在衬底上形成硅锗/硅叠层结构后，针对输入输出器件区域对应的衬底上的叠层，先进行去除，然后在输入输出器件区域对应的衬底上选择性外延第二外延层，再刻蚀衬底、核心器件区域的叠层和输入输出器件区域的第二外延层，形成沿第一方向延伸凸出于核心器件区域衬底的第一鳍部和凸出于输入输出器件区域衬底的第二鳍部，并在衬底上形成STI浅沟道隔离，隔离开核心器件区域和输入输出器件区域。此时第一鳍部仍然为叠层结构，而第二鳍部变为由第二外延层组成的单一层结构。针对第一鳍部和第二鳍部同时形成第一伪栅和第二伪栅及第一伪栅和第二伪栅侧壁的侧墙，然后去除第一伪栅，去除第一鳍部中被第一伪栅覆盖的叠层中的牺牲层，在被第一伪栅覆盖的第一鳍部形成由第一外延层组成的堆叠纳米线或片，在堆叠纳米线或片表面依次淀积栅介质层和金属栅层，在堆叠纳米线或片上形成第一栅极，第一栅极为围栅结构。然后去除第二伪栅，在被第二伪栅覆盖的第二鳍部依次淀积栅介质层和金属栅层，形成第二栅极，即在输入输出器件区域形成FinFET结构的器件。由于输入输出器件区域中未采用堆叠纳米线结构，而是采用由第二外延层组成的单一层结构，所以形成的第二鳍部也为单一层结构，并在第二鳍部沿第二方向延伸有第二栅极，即栅介质层和金属栅层淀积在第二鳍部沿第二方向的顶部和侧壁，厚度不受限制，不需要像核心器件一样在堆叠纳米线或片释放后的间隙处淀积栅介质层和金属栅层，更加不用考虑堆叠纳米线或片释放后间距很小，很难填入金属栅，即使部分金属栅填入，输入输出器件电学性能仍会较差的问题。附图说明

[0015] 图1是本发明实施例提供的与堆叠纳米线或片兼容的输入输出器件的制备方法的流程图；图2-图8和图10-图12是本发明提供的实施例中与堆叠纳米线或片兼容的输入输出器件的制备方法中各步骤对应的沿第一方向的结构示意图；
图9是本发明提供的实施例中形成第一伪栅和第二伪栅及侧墙的立体结构图。

[0016] 其中：1.衬底，2.牺牲层，3.第一外延层，4.硬掩模，5.第二外延层，6.第一伪栅，7.第二伪栅，8.侧墙，9.STI浅沟道隔离，10.栅介质层，11.金属栅层，Ⅰ.第一区域，Ⅱ.第二区域。

具体实施方式

[0017] 为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

[0018] 在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

[0019] 其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

[0020] 如背景技术所述，现有技术中，针对核心器件和输入输出器件采用相同的叠层结构，刻蚀形成相同的鳍部，在核心器件区域和输入输出器件区域同时形成伪栅，然后去除两伪栅，去除两鳍部叠层中的牺牲层，在核心器件区域和输入输出器件区域同时形成相同的堆叠纳米线或片，然后在核心器件区域和输入输出器件区域的堆叠纳米线或片上分别淀积各自的栅介质层和金属栅层，由于堆叠纳米线或片释放后的间距会很小，只能满足核心器件填充的需要，而位于芯片外围的输入输出器件的栅介质层厚度要求较厚，不能完全进行栅介质层和金属栅层的填充，例如：输入输出器件的高电压对应的原子层沉积二氧化硅薄膜（ALD SiO2）的厚度为3纳米-5纳米，加上二氧化铪高k介质厚度2纳米，由于核心器件区域的纳米线或片为围栅结构，此处的栅介质为高K介质和二氧化硅的叠层，所以两根纳米线之间淀积的栅介质层厚度为（3+2）*2=10纳米到（5+2）*2=14纳米，此时在输入输出器件区域的两根纳米线或片之间已经很难填入金属栅了。

[0021] 基于此本发明提供一种与堆叠纳米线或片兼容的输入输出器件的制备方法，本发明针对输入输出器件区域并没有形成与核心器件区域相同的堆叠纳米线或片，而是将与核心器件区域相同的叠层结构改为由第二外延层组成的单一层结构，去除第二鳍部的第二伪栅之后，在被第二伪栅覆盖的第二鳍部沿第二方向的顶部和两侧壁形成栅介质层和金属栅层，即第二栅极，第二栅极为三栅结构。本发明中在输入输出器件区域形成第二栅极和在核心器件区域形成第一栅极的方法不同，两个栅极覆盖区域也不相同，核心器件区域中每条纳米线或片上为四面围栅结构，而输入输出器件区域第二鳍部上形成的是三栅结构，所以不需要在堆叠纳米线或片释放后的间隙处形成栅介质层和金属栅层，更加不用考虑堆叠纳米线或片释放后间距很小，很难填入金属栅的问题。

[0022] 为了更好的理解本发明的技术方案和技术效果，以下将结合流程图1和附图2-12对具体的实施例进行详细的描述。

[0023] 参见图1所示，本发明实施例提供的一种与堆叠纳米线或片兼容的输入输出器件的制备方法，该方法包括以下步骤：S101：提供衬底1，衬底1包括第一区域Ⅰ和第二区域Ⅱ，在衬底1上形成交替堆叠的牺牲层2和第一外延层3，参见图2所示。

[0024] 需要说明的是，衬底1包括第一区域Ⅰ和第二区域Ⅱ，第一区域Ⅰ用于形成核心（Core）器件，所以又称为核心器件区域Ⅰ；第二区域Ⅱ用于形成输入输出（IO）器件，所以又称为输入输出器件区域Ⅱ。

[0025] 衬底1可以为硅衬底、锗衬底、锗硅（SiGe）衬底、绝缘体上硅（SOI）、绝缘体上锗（GOI）、三五族化合物或二四族化合物半导体等。

[0026] 在本实施例中，衬底1优选为硅衬底，在衬底1上外延交替层叠的牺牲层2和第一外延层3。

[0027] 具体的，在衬底1上先外延生长牺牲层2，而后，在牺牲层2上外延生长第一外延层3，牺牲层2和第一外延层3覆盖整个衬底1，生长工艺可以是减压外延或分子束外延。其中第一外延层3材料包括硅、锗、鍺硅、碳化硅、砷化镓或镓化铟，牺牲层2的材料为不同于第一外延层3的易于后续去除的材料。优选第一外延层3材料为硅，厚度为5纳米 50纳米，牺牲层2~
材料为锗硅（SiGe），厚度为5纳米 50纳米，为便于后续牺牲层2的进一步去除，在牺牲层2~
中，锗(Ge)的质量百分比为5% 100%，优选的，可以为5% 30%。
~ ~

[0028] 在衬底1上可以外延两层、三层或更多层由牺牲层2和第一外延层3组成的叠层，具体叠层的数量还需要根据实际情况来设置，一种具体的实施例中，如图2所述的结构中，在衬底1上外延两层由第牺牲层2和第一外延层3组成的叠层，形成的堆叠纳米线为2根。

[0029] S102：去除输入输出器件区域Ⅱ的第一外延层3和牺牲层2，在输入输出器件区域Ⅱ对应的衬底上形成第二外延层5。

[0030] 需要说明的是，具体采用如下步骤：首先在顶部第一外延层3表面全部淀积硬掩模，利用光刻工艺在硬掩模上形成图形，定义出输入输出器件区域Ⅱ，然后通过干法刻蚀或湿法腐蚀工艺选择性去除输入输出器件区域Ⅱ上的硬掩膜，并去除覆盖在核心器件区域Ⅰ上的光刻胶，形成只有核心器件区域Ⅰ的硬掩模4（参见图3），以此定义出输入输出器件区域Ⅱ，其中硬掩模4包括二氧化硅或者二氧化硅/氮化硅或者二氧化硅/氮化硅/二氧化硅的叠层。

[0031] 根据硬掩模4的图形进行刻蚀，采用干法刻蚀或湿法腐蚀去除输入输出器件区域Ⅱ的牺牲层2和第一外延层3至衬底1（参见图4），优选为湿法腐蚀。

[0032] 在输入输出器件区域Ⅱ对应的的衬底上选择性外延第二外延层5，其中第二外延层5的材料包括硅、锗、锗硅或三五族化合物，优选在输入输出器件区域Ⅱ对应的衬底上外延生长硅，并且外延硅的厚度大于核心器件区域Ⅰ中牺牲层2和第一外延层3叠层的厚度（参见图5）。

[0033] 对外延的第二外延层5进行CMP平坦化处理或者回刻，使第二外延层5的顶部与核心器件区域Ⅰ中硬掩模4的顶部相平（参见图6）。即通过化学反应和机械抛光相结合的方式对第二外延层5进行平坦化处理，或者采用干法刻蚀对输入输出器件区域Ⅱ中的第二外延层5进行回刻，干法刻蚀的刻蚀气体包括C4F8、C4F6、HBr、Cl2、SF6或者他们的的混合气体。优选地，通过平坦化处理去除第二外延层5，使第二外延层5的顶部与核心器件区域Ⅰ中硬掩模4的顶部相平，以降低核心器件区域Ⅰ中牺牲层2、第一外延层3和硬掩模4形成的叠层与输入输出器件区域Ⅱ中第二外延层5的高度差。

[0034] 采用湿法腐蚀或者干法刻蚀工艺去除核心器件区域Ⅰ中淀积的硬掩模4，使核心器件区域Ⅰ中剩余的牺牲层2和第一外延层3形成的叠层和输入输出器件区域Ⅱ中第二外延层5的高度差为硬掩模4的厚度（参见图7）。

[0035] S103：干法各向异性刻蚀衬底1、核心器件区域Ⅰ中的第一外延层3和牺牲层2、输入输出器件区域Ⅱ中的第二外延层5，形成STI浅沟道隔离9，凸出于核心器件区域Ⅰ对应的衬底的第一鳍部和凸出于输入输出器件区域Ⅱ对应的衬底的第二鳍部，第一鳍部和第二鳍部均沿第一方向延伸。

[0036] 需要说明的是，采用干法各向异性刻蚀衬底1、核心器件区域Ⅰ中的第一外延层3和牺牲层2组成的叠层、输入输出器件区域Ⅱ中第二外延层5，形成沿第一方向凸出于核心器件区域Ⅰ对应的衬底的第一鳍部和凸出于输入输出器件区域Ⅱ对应的衬底的第二鳍部（参见图8），其中，第一方向可以为定义的任意方向，本实施例中第一方向为垂直于纸面或者屏幕的方向。刻蚀衬底1后在衬底1上形成的是两鳍部之间的沟槽，由于实际器件的制作过程中，不会只形成两个鳍部，在第一鳍部和第二鳍部沿第一方向外侧还有很多平行于两鳍部的其他鳍部，本实施例只绘制了两个鳍部，所以图中的两鳍部在沿第一方向外侧与衬底1间形成的也是沟槽，填充沟槽形成STI浅沟道隔离9（参见图9），使核心器件区域Ⅰ和输入输出器件区域Ⅱ隔离开，为了实现第一鳍部和第二鳍部的露头，便于后续器件的制备，其中STI浅沟道隔离9的厚度小于沟槽的深度。

[0037] S104：在第一鳍部上形成沿第二方向延伸的第一伪栅，在第一伪栅6的侧壁上形成侧墙8，同时在第二鳍部上形成沿第二方向延伸的第二伪栅7，在第二伪栅7的侧壁上形成侧墙8，第二方向与第一方向在衬底1所在平面内正交，参见图9所示。

[0038] 需要说明的是，第一伪栅6沿第二方向横跨第一鳍部，第二伪栅7沿第二方向横跨第二鳍部，覆盖第一鳍部的第一伪栅6和覆盖第二鳍部的第二伪栅7是同时形成的。具体为，先在第一鳍部和第二鳍部沿第二方向的顶部和侧壁表面形成保护层（图中未示出），保护层可以是氧化硅层，起到保护第一鳍部和第二鳍部的作用，然后在第一鳍部的保护层和第二鳍部的保护层上淀积第一伪栅6和第二伪栅7，通过各向异性刻蚀工艺对第一伪栅6和第二伪栅7进行刻蚀。优选地，保留第一鳍部上沿第二方向的中部的第一伪栅6和第二鳍部上沿第二方向中部的第二伪栅7，第一伪栅6和第二伪栅7可以在第一鳍部和第二鳍部沿第二方向的中部形成，也可以不在中部，本发明不做具体限定，其中，第一伪栅6和第二伪栅7材料包括多晶硅或单晶硅。

[0039] 形成第一伪栅6和第二伪栅7之后，在第一伪栅6的侧壁和第二伪栅7的侧壁上同时形成侧墙8。具体的，在第一伪栅6沿第一方向的两侧壁上，第一伪栅6沿第二方向的两侧壁上分别沉积形成侧墙8，在第二伪栅7沿第一方向的两侧壁上，第二伪栅7沿第二方向的两侧壁上分别沉积形成侧墙8，通过各向异性刻蚀工艺对第一伪栅6和第二伪栅7的侧墙8进行刻蚀，保留第一伪栅6和第二伪栅7侧壁上一定厚度的侧墙8，其中，侧墙8材料可以是氧化硅，氮化硅，无定型碳，沉积方式可以是原子层（Atomic layer deposition,ALD）、化学气相沉积（CVD）。

[0040] 去除保护层，在第一伪栅6沿第一方向两侧的第一鳍部上形成源漏区，在第二伪栅7沿第一方向两侧的第二鳍部上形成源漏区。具体的，采用离子注入，外延生长和其它合适的方式形成源漏区，具体的，通过在第一伪栅6沿第一方向两侧暴露的第一鳍部上选择性外延生长锗硅作为源漏区，通过在第二伪栅7沿第一方向两侧暴露的第二鳍部上选择性外延生长锗硅作为源漏区。

[0041] 其中第二方向与第一方向在衬底1所在平面内正交。

[0042] S105：去除第一伪栅6，在被第一伪栅6覆盖的第一鳍部形成堆叠纳米线或片，在堆叠纳米线或片的表面依次淀积栅介质层10和金属栅层11，形成第一栅极。

[0043] 需要说明的是，经过步骤S104，在第一鳍部形成第一伪栅6及侧墙8，在第二鳍部形成第二伪栅7及侧墙8后，先在输入输出器件区域Ⅱ和核心器件区域Ⅰ表面整个淀积一层氧化介质层，通过CMP化学机械研磨工艺去除一定厚度的第一氧化介质层，顶部表面首先露出第一伪栅6和第二伪栅7，然后利用光刻工艺在输入输出器件区域Ⅱ表面形成第二掩模层，将输入输出器件区域Ⅱ整个盖住，去除核心器件区域Ⅰ中的第一伪栅6，露出核心器件区域Ⅰ中的第一鳍部，然后将露出的第一鳍部中的牺牲层去除，由于只有被第一伪栅6覆盖的第一鳍部露出来，所以在被第一伪栅6覆盖的第一鳍部沿第一方向形成了由第一外延层3组成的堆叠纳米线或片（参见图11），对堆叠纳米线或片进行释放，形成沿第二方向贯穿牺牲层的间隙，去除输入输出器件区域Ⅱ表面覆盖的第二掩模层，在堆叠纳米线或片上依次淀积栅介质层10和金属栅层11，形成第一栅极（参见图12）。具体的，首先在第一鳍部表面整个淀积栅介质层10和金属栅层11，然后通过CMP化学机械研磨工艺进行研磨，只保留被第一伪栅6覆盖的堆叠纳米线或片四周的栅介质层10和金属栅层11，形成第一栅极，即第一栅极为围栅结构。在核心器件区域Ⅰ对应的STI浅沟道隔离9上也同时依次淀积上栅介质层10和金属栅层11。其中，第一栅极为四面围栅结构，第一栅极包括栅介质层10和金属栅层11。具体的，栅介质层10包括二氧化硅和/或二氧化铪等高K介质材料，金属栅层11包括TaN、TiN等金属栅和金属材料，所述金属材料包括钨、铝、铜等，在此不做限制。

[0044] S106：去除第二伪栅7，在被第二伪栅7覆盖的第二鳍部表面沿第二方向依次淀积栅介质层10和金属栅层11，形成第二栅极；在输入输出器件区域Ⅱ形成与堆叠纳米线或片兼容的FinFET结构的输入输出器件。

[0045] 需要说明的是，利用步骤S105在核心器件区域Ⅰ中形成第一栅极后，利用光刻工艺在核心器件区域Ⅰ表面形成第一掩模层，利用第一掩模层将核心器件区域Ⅰ整个盖住。在步骤S105中去除输入输出器件区域Ⅱ表面覆盖的第二掩模层后露出部分第二伪栅7，然后去除第二伪栅7，露出输入输出器件区域Ⅱ中的第二鳍部，去除核心器件区域Ⅰ表面形覆盖的第一掩模层，在被第二伪栅7覆盖的第二鳍部表面沿第二方向依次淀积栅介质层10和金属栅层11，形成第二栅极，第二栅极为三栅结构。具体的，首先在第二鳍部表面整个淀积栅介质层10和金属栅层11，然后通过CMP化学机械研磨工艺进行研磨，只保留被第二伪栅7覆盖的第二鳍部上的栅介质层10和金属栅层11，在输入输出器件区域Ⅱ对应的STI浅沟道隔离9上也同时依次淀积栅介质层10和金属栅层11（参见图12），具体的，栅介质层10包括二氧化硅和/或二氧化铪等高K介质材料，金属栅层11包括TaN、TiN等金属栅和金属材料，所述金属材料包括钨、铝、铜等，在此不做限制。然后去除核心器件区域Ⅰ表面的第一掩模层。从而在输入输出器件区域Ⅱ中形成与核心器件区域Ⅰ中的堆叠纳米线或片兼容的FinFET结构的输入输出器件。

[0046] 其中，针对核心器件区域Ⅰ和输入输出器件区域Ⅱ，也可以利用第一掩模层先将核心器件区域Ⅰ表面覆盖住，去除输入输出器件区域Ⅱ中的第二伪栅7，去除核心器件区域Ⅰ表面的第一掩模层。在第二鳍部表面整个淀积栅介质层10和金属栅层11，然后通过CMP化学机械研磨工艺进行研磨，只保留被第二伪栅7覆盖的第二鳍部上的栅介质层10和金属栅层11，即在第二鳍部形成第二栅极。然后再利用第二掩模层将输入输出器件区域Ⅱ表面覆盖住，去除第一伪栅6，去除被第一伪栅6覆盖的第一鳍部中的牺牲层，在被第一伪栅6覆盖的第一鳍部上形成堆叠纳米线或片，然后在第一鳍部表面整个淀积栅介质层10和金属栅层11，然后通过CMP化学机械研磨工艺进行研磨，只保留被第一伪栅6覆盖的堆叠纳米线或片四周的栅介质层10和金属栅层11，形成第一栅极，第一栅极为围栅结构。即可以先形成核心器件区域Ⅰ中的第一栅极，再形成输入输出器件区域Ⅱ中的第二栅极，也可以先形成输入输出器件区域Ⅱ中的第二栅极，再形成核心器件区域Ⅰ中的第一栅极，在此并不做具体限定。

[0047] 针对输入输出器件区域Ⅱ中形成的三栅结构，根本不需要考虑在纳米线或片之间的间隙淀积栅介质层10或者金属栅层11的问题，克服了由于核心器件区域Ⅰ中纳米线或片释放后的间距很小，很难填入金属栅，即使填入部分金属栅，输入输出电学性能仍会较差的问题。

[0048] 参见图12，本发明还提供一种与堆叠纳米线或片兼容的FinFET结构的输入输出器件，包括：衬底1，衬底1包括第一区域Ⅰ和第二区域Ⅱ；
第一鳍部，第一鳍部在第一区域Ⅰ对应的衬底上沿第一方向延伸；
第一鳍部包括若干第一外延层3，若干第一外延层3间隔设置；第一鳍部包括第一区和分布在第一区两侧的第二区；第一区包括由第一外延层组成的堆叠纳米线或片，第二区的第一外延层的间隔中形成有牺牲层2；
围绕第一区中的堆叠纳米线或片的第一栅极；
第二鳍部，第二鳍部包括第二外延层5，并在第二区域Ⅱ对应的衬底上沿第一方向延伸；
第二鳍部上沿第二方向延伸的第二栅极；
第一方向与第二方向在衬底1所在平面内正交。

[0049] 优选地，输入输出器件还包括，源漏区，源漏区形成于第一栅极沿第一方向两侧的第一鳍部上，以及形成于第二栅极沿第一方向两侧的第二鳍部上。

[0050] 优选地，第一区域Ⅰ用于形成核心器件；第二区域Ⅱ用于形成输入输出器件；第一外延层3材料包括硅；第二外延层5材料包括硅、硅锗、锗或三五族化合物中的任意一种；衬底1材料包括硅或绝缘体上硅；
第一栅极和第二栅极均包括栅介质层10和金属栅层11，栅介质层10包括二氧化硅和/或二氧化铪。

[0051] 本发明提供的与堆叠纳米线或片兼容的输入输出器件的结构为FinFET结构，由于输入输出器件区域Ⅱ中未采用堆叠纳米线结构，而是采用由第二外延层5组成的单一层结构，所以形成的第二鳍部也为单一层结构，并在第二鳍部沿第二方向的顶部和侧壁形成有栅介质层10和金属栅层11，不需要在堆叠纳米线或片释放后的间隙处形成栅介质层10和金属栅层11，不会涉及堆叠纳米线或片释放后间距很小，很难填入金属栅了，即使部分金属栅填入，输入输出器件电学性能仍会较差的问题。

[0052] 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

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一种与堆叠纳米线或片兼容的输入输出器件及制备方法

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