一种半导体器件及其制作方法
阅读：1035发布：2020-11-05
专利汇可以提供一种半导体器件及其制作方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种 半导体 器件及其制作方法，该半导体器件包括：衬底；位于所述衬底上的半导体层；位于所述半导体层上的源极和漏极，以及位于所述源极和所述漏极之间的半导体层上的栅极；与所述源极电连接的源极场板；位于所述栅极和所述源极场板之间的高 介电常数 介质层，所述高介电常数介质层的介电常数大于3.9。本发明所述的半导体器件具有较大的栅源电容，从而使得该半导体器件和与该半导体器件级联的结构的各 节点 电容能够匹配。，下面是一种半导体器件及其制作方法专利的具体信息内容。
1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的半导体层；
位于所述半导体层上的源极和漏极，以及位于所述源极和所述漏极之间的半导体层上的栅极；
与所述源极电连接的源极场板；
位于所述栅极和所述源极场板之间的高介电常数介质层，所述高介电常数介质层的介电常数大于3.9；
其中，所述半导体器件还包括：
栅源电容，所述栅源电容包括自下而上依次层叠的衬底、沟道层、势垒层和上极板金属，所述上极板金属与所述栅极电连接，所述势垒层与晶体管的源极连接。
2.根据权利要求1所述的半导体器件，其特征在于，所述高介电常数介质层的材料为氮化硅、氧化铝或氧化铪中的任意一种或至少两种的组合。
3.根据权利要求1所述的半导体器件，其特征在于，利用化学气相沉积法、气相外延法、原子层淀积法、分子束外延法、热生长法或电子束蒸发法中的任意一种形成所述高介电常数介质层。
4.根据权利要求1所述的半导体器件，其特征在于，所述高介电常数介质层覆盖所述栅极以及所述源极和所述栅极之间、所述栅极和所述漏极之间的半导体层。
5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括：
位于所述栅极与所述漏极之间的高介电常数介质层和所述源极场板之间的第一介质层。
6.根据权利要求1所述的半导体器件，其特征在于，所述栅极包括与所述栅极电连接，且位于所述栅极上方的栅极场板，
所述高介电常数介质层位于所述栅极场板和所述源极场板之间。
7.根据权利要求6所述的半导体器件，其特征在于，所述栅极场板位于所述源极场板下方。
8.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括：
位于所述栅极和所述栅极场板之间的第二介质层。
9.根据权利要求6所述的半导体器件，其特征在于，所述栅极场板位于所述源极场板上方，所述半导体器件还包括：
位于所述栅极和所述源极场板之间的第三介质层。
10.根据权利要求1所述的半导体器件，其特征在于，所述源极场板的形状为阶梯型。
11.根据权利要求1所述的半导体器件，其特征在于，所述沟道层和所述势垒层的界面处形成二维电子气，所述势垒层与所述源极形成欧姆接触。
12.根据权利要求11所述的半导体器件，其特征在于，所述半导体器件还包括：
位于所述上极板金属和所述势垒层之间的高介电常数介质层。
13.一种半导体器件的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上形成半导体层；
在所述半导体层上形成源极和漏极以及位于所述源极和所述漏极之间的栅极；
在所述栅极上形成高介电常数介质层，所述高介电常数介质层的介电常数大于3.9；
在所述高介电常数介质层上形成与所述源极电连接的源极场板；
其中，所述半导体器件还包括：
栅源电容，所述栅源电容包括自下而上依次层叠的衬底、沟道层、势垒层和上极板金属，所述上极板金属与所述栅极电连接，所述势垒层与晶体管的源极连接；
所述半导体器件的制作方法还包括制作所述栅源电容的步骤。
一种半导体器件及其制作方法
技术领域
[0001] 本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法。
背景技术
[0002] GaN(氮化镓)半导体器件具有禁带宽度大、电子迁移率高、击穿场强高、耐高温等显著优点，与第一代半导体硅和第二代半导体砷化镓相比，更适合制作高温、高压、高频和大功率的电子器件，具有广阔的应用前景。
[0003] 通常情况下，AlGaN/GaN(铝镓氮/氮化镓)体系的半导体器件是耗尽型器件，由于AlGaN和GaN材料的独特性，AlGaN/GaN异质结界面处存在大量的自发极化与压电极化产生的电荷，在不加栅极电压时也存在高浓度的二维电子气(Two-Dimensional Electron Gas，2DEG)，AlGaN/GaN半导体器件处于导通状态。在射频微波和高压应用中，增强型半导体器件必不可少，常采用高压耗尽型AlGaN/GaN半导体器件与低压增强型硅-金属-氧化物半导体场效应晶体管(Si-Metal-Oxide-Semiconductor Field-Effect Transistor，Si-MOSFET)级联的结构来形成所需的增强型共源共栅半导体器件(Cascode Devices)，其中，Si-MOSFET控制该增强型共源共栅半导体器件的开关状态。但是此增强型共源共栅半导体器件中存在高压耗尽型AlGaN/GaN半导体器件的源极和漏极之间的电容和低压增强型Si-MOSFET的源极和漏极之间的电容不匹配的问题，这将导致器件工作状态的不稳定和能量的损失。高压耗尽型AlGaN/GaN半导体器件的源极和漏极之间的电容只包括AlGaN/GaN半导体器件自身所寄生的源漏电容(CDS),而低压增强型Si-MOSFET的源极和漏极之间的电容包括Si-MOSFET自身所寄生的源漏电容(CDS)与AlGaN/GaN半导体器件所寄生的栅源电容(CGS)。
增强型共源共栅半导体器件从开态向关态转换时，AlGaN/GaN半导体器件的CDS中的电荷与Si-MOSFET的CDS中的电荷和AlGaN/GaN半导体器件的CGS中的电荷进行再分布。AlGaN/GaN半导体器件的CDS与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS的并联结构所串联，即AlGaN/GaN半导体器件的CDS与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS的并联结构分压。若AlGaN/GaN半导体器件的CDS与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS之和相匹配，AlGaN/GaN半导体器件的CDS两端电压(VDS-GaN)与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS并联结构的两端电压(VDS-Si)均能达到稳定值，且VDS-Si小于Si-MOSFET的雪崩击穿电压。若AlGaN/GaN半导体器件的CDS与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS之和不匹配，即AlGaN/GaN半导体器件的CDS大于Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS之和时，导致Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS所分电压达到雪崩击穿电压，引起Si-MOSFET的雪崩击穿，从而引起额外的能量损失。增强型共源共栅半导体器件从关态向开态转换时，若AlGaN/GaN半导体器件的CDS与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS之和相匹配，当Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS放电至V-CGS等于AlGaN/GaN半导体器件的阈值电压时，AlGaN/GaN半导体器件的CDS上的电荷也全部被释放。若AlGaN/GaN半导体器件的CDS与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS之和不匹配，当Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS放电至V-CGS等于AlGaN/GaN半导体器件的阈值电压时，AlGaN/GaN半导体器件开启，同时存储在CDS上的电荷并未完全释放，这部分电荷通过AlGaN/GaN半导体器件的沟道释放，造成了额外的开启能量损失。雪崩击穿和器件开启的能量损失与工作频率和不匹配的电荷数量成比例，因此增强型共源共栅半导体器件中高压耗尽型AlGaN/GaN半导体器件的源极和漏极之间的电容和低压增强型Si-MOSFET的源极和漏极之间的电容不匹配直接影响该增强型共源共栅半导体器件的高频应用，同时额外的能量损耗也增加了器件的热功耗，增大了器件的结温，影响器件的性能。
增强型共源共栅半导体器件从开态向关态转换时，AlGaN/GaN半导体器件的CDS中的电荷与Si-MOSFET的CDS中的电荷和AlGaN/GaN半导体器件的CGS中的电荷进行再分布。AlGaN/GaN半导体器件的CDS与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS的并联结构所串联，即AlGaN/GaN半导体器件的CDS与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS的并联结构分压。若AlGaN/GaN半导体器件的CDS与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS之和相匹配，AlGaN/GaN半导体器件的CDS两端电压(VDS-GaN)与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS并联结构的两端电压(VDS-Si)均能达到稳定值，且VDS-Si小于Si-MOSFET的雪崩击穿电压。若AlGaN/GaN半导体器件的CDS与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS之和不匹配，即AlGaN/GaN半导体器件的CDS大于Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS之和时，导致Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS所分电压达到雪崩击穿电压，引起Si-MOSFET的雪崩击穿，从而引起额外的能量损失。增强型共源共栅半导体器件从关态向开态转换时，若AlGaN/GaN半导体器件的CDS与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS之和相匹配，当Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS放电至V-CGS等于AlGaN/GaN半导体器件的阈值电压时，AlGaN/GaN半导体器件的CDS上的电荷也全部被释放。若AlGaN/GaN半导体器件的CDS与Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS之和不匹配，当Si-MOSFET的CDS和AlGaN/GaN半导体器件的CGS放电至V-CGS等于AlGaN/GaN半导体器件的阈值电压时，AlGaN/GaN半导体器件开启，同时存储在CDS上的电荷并未完全释放，这部分电荷通过AlGaN/GaN半导体器件的沟道释放，造成了额外的开启能量损失。雪崩击穿和器件开启的能量损失与工作频率和不匹配的电荷数量成比例，因此增强型共源共栅半导体器件中高压耗尽型AlGaN/GaN半导体器件的源极和漏极之间的电容和低压增强型Si-MOSFET的源极和漏极之间的电容不匹配直接影响该增强型共源共栅半导体器件的高频应用，同时额外的能量损耗也增加了器件的热功耗，增大了器件的结温，影响器件的性能。
[0004] 解决这个问题最直接的方法则是采用更大CDS的Si-MOSFET以避免雪崩击穿，但是这往往会引起Si-MOSFET总的栅电荷增加，同样也会引起高频时能量的损耗。因此在现有技术中通常通过在Si-MOSFET的源极和漏极之间并联一个外接电容来解决此问题，然而这种方式增加了电路的复杂度以及Si-MOSFET的体积，同时外接电容并联在Si-MOSFET的源极和漏极之间所需的引线和焊点等也会引入额外的寄生，降低半导体器件的可靠性。
发明内容
[0005] 本发明的目的在于提出一种半导体器件及其制作方法，能够解决现有技术中增强型共源共栅半导体器件中高压耗尽型AlGaN/GaN半导体器件的源极和漏极之间的电容与低压增强型Si-MOSFET的源极和漏极之间的电容不匹配的问题。不需要并联外接电容，降低了电路的复杂度以及半导体器件的体积，且能够提高半导体器件的可靠性。
[0006] 为达此目的，本发明采用以下技术方案：
[0007] 第一方面，本发明公开了一种半导体器件，包括：
[0008] 衬底；
[0009] 位于所述衬底上的半导体层；
[0010] 位于所述半导体层上的源极和漏极，以及位于所述源极和所述漏极之间的半导体层上的栅极；
[0011] 与所述源极电连接的源极场板；
[0012] 位于所述栅极和所述源极场板之间的高介电常数介质层，所述高介电常数介质层的介电常数大于3.9。
[0013] 进一步地，所述高介电常数介质层的材料为氮化硅、氧化铝或氧化铪中的任意一种或至少两种的组合。
[0015] 进一步地，所述高介电常数介质层覆盖所述栅极以及所述源极和所述栅极之间、所述栅极和所述漏极之间的半导体层。
[0016] 进一步地，所述半导体器件还包括：
[0017] 位于所述栅极与所述漏极之间的高介电常数介质层和所述源极场板之间的第一介质层。
[0018] 进一步地，所述栅极包括与所述栅极电连接，且位于所述栅极上方的栅极场板，所述高介电常数介质层位于所述栅极场板和所述源极场板之间。
[0019] 进一步地，所述栅极场板位于所述源极场板下方。
[0020] 进一步地，所述半导体器件还包括：
[0021] 位于所述栅极和所述栅极场板之间的第二介质层。
[0022] 进一步地，所述栅极场板位于所述源极场板上方，所述半导体器件还包括：
[0023] 位于所述栅极和所述源极场板之间的第三介质层。
[0024] 进一步地，所述源极场板的形状为阶梯型。
[0025] 进一步地，所述半导体器件还包括：
[0026] 栅源电容，所述栅源电容包括自下而上依次层叠的衬底、沟道层、势垒层和上极板金属，所述沟道层和所述势垒层的界面处形成二维电子气，所述上极板金属与所述栅极电连接，所述势垒层与所述源极形成欧姆接触。
[0027] 进一步地，所述半导体器件还包括：
[0028] 位于所述上极板金属和所述势垒层之间的高介电常数介质层。
[0029] 第二方面，本发明公开了一种半导体器件的制作方法，包括：
[0030] 提供衬底；
[0031] 在所述衬底上形成半导体层；
[0032] 在所述半导体层上形成源极和漏极以及位于所述源极和所述漏极之间的栅极；
[0033] 在所述栅极上形成高介电常数介质层，所述高介电常数介质层的介电常数大于3.9；
[0034] 在所述高介电常数介质层上形成与所述源极电连接的源极场板。
[0035] 本发明实施例提供的半导体器件及其制作方法，通过在栅极和源极场板之间引入高介电常数介质层，增大了该半导体器件的栅源电容，从而在不提高电路的复杂度和半导体器件的体积以及不降低半导体器件的可靠性的前提下，解决了半导体器件的漏源电容和与该半导体器件级联的其它半导体器件的漏源电容相互失配的问题。附图说明
[0036] 为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
[0037] 图1是本发明实施例一提供的半导体器件的剖面示意图。
[0038] 图2是本发明实施例二提供的半导体器件的剖面示意图。
[0039] 图3是本发明实施例三提供的半导体器件的剖面示意图。
[0040] 图4是本发明实施例四提供的半导体器件的俯视图。
[0041] 图5是本发明实施例五提供的半导体器件的栅源电容的剖面示意图。
具体实施方式
[0042] 为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
[0043] 实施例一：
[0044] 图1是本发明实施例一提供的半导体器件的剖面示意图。如图1所示，该半导体器件包括：
[0045] 衬底101。
[0046] 本实施例中，衬底101的材料可以是蓝宝石、氮化硅、氮化镓、硅或其它适合生长氮化镓的材料；衬底101的沉积方法可以是常压化学气相沉积法(APCVD)、亚常压化学气相沉积法(SACVD)、金属有机化合物化学气相沉淀法(MOCVD)、低压力化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDCVD)、超高真空化学气相沉积法(UHCVD)、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)、触媒化学气相沉积法(Cat-CVD)、混合物理化学气相沉积法(HPCVD)、快速热化学气相沉积法(RTCVD)、气相外延法(Vapour Phase Epitaxy，简称VPE)、脉冲激光沉积法(Pulsed Laser Deposition，简称PLD)、原子层外延法、分子束外延法(Molecular Beam Epitaxy，简称MBE)、溅射法或蒸发法。
[0047] 位于衬底101上的半导体层。
[0048] 本实施例中，半导体层的材料可以是III-V族化合物。
[0049] 优选地，半导体层自下而上包括依次层叠的成核层1021、缓冲层1022、沟道层1023和势垒层1024，沟道层1023和势垒层1024的界面处形成二维电子气1025。
[0050] 本优选方案中，沟道层1023和势垒层1024形成异质结结构，在异质结界面处形成二维电子气1025。
[0051] 其中，势垒层1024的材料可以是能够与沟道层1023形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或III族氮化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1,0≤y≤1,0≤z≤1。
[0052] 位于半导体层上的源极103和漏极104，以及位于源极103和漏极104之间的半导体层上的栅极105。
[0053] 本实施例中，源极103和半导体层形成欧姆接触；漏极104和半导体层形成欧姆接触。
[0055] 与源极103电连接的源极场板106。
[0057] 位于栅极105和源极场板106之间的高介电常数介质层107。
[0058] 本实施例中，栅极105和源极场板106构成栅源电容的两个极板。电容的大小与电容两个极板之间的介电常数呈正比，因此，通过在栅极105和源极场板106之间引入高介电常数介质层107，增大了栅极105和源极场板106构成的栅源电容之间的介电常数，从而增大了半导体器件的栅源电容。电容的大小与电容两个极板之间的距离呈反比，因此，栅极105和源极场板106之间的距离越小，栅源电容的电容越大，从而，高介电常数介质层107的厚度越小，得到的半导体器件的栅源电容越大。该半导体器件的栅源电容的增大，使得该半导体器件和与该半导体器件级联的结构的各节点电容能够匹配，避免工作过程中的雪崩击穿以及减少能量损失，并提高器件的可靠性。
[0059] 其中，高介电常数介质层107的介电常数可以大于3.9；高介电常数介质层107的材料可以是氮化硅、氧化铝或氧化铪中的任意一种或至少两种的组合；高介电常数介质层107的制作工艺可以是常压化学气相沉积法(APCVD)、亚常压化学气相沉积法(SACVD)、金属有机化合物化学气相沉淀法(MOCVD)、低压力化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDCVD)、超高真空化学气相沉积法(UHCVD)、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)、触媒化学气相沉积法(Cat-CVD)、混合物理化学气相沉积法(HPCVD)、快速热化学气相沉积法(RTCVD)、气相外延法(Vapour Phase Epitaxy，简称VPE)、原子层淀积工艺、分子束外延工艺、热生长工艺或电子束蒸发工艺中的任意一种。
[0060] 优选地，高介电常数介质层107位于栅极105和源极场板106之间，且高介电常数介质层107覆盖栅极105以及源极103和栅极105之间、栅极105和漏极104之间的半导体层，该半导体器件还包括：
[0061] 位于栅极105与漏极104之间的高介电常数介质层107和源极场板106之间的第一介质层108。这样处理的好处在于，第一介质层108起到支撑阶梯型源极场板106的作用。其中，第一介质层108的材料可以是氧化硅、氮化硅、氧化铝或氧化铪。
[0062] 优选地，该半导体器件还包括：
[0063] 位于源极103与栅极105之间以及栅极105与漏极104之间的半导体层上的第四介质层109。
[0065] 其中，第四介质层109的材料可以是氮化硅；第四介质层109的制作工艺可以是常压化学气相沉积法(APCVD)、亚常压化学气相沉积法(SACVD)、金属有机化合物化学气相沉淀法(MOCVD)、低压力化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDCVD)、超高真空化学气相沉积法(UHCVD)、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)、触媒化学气相沉积法(Cat-CVD)、混合物理化学气相沉积法(HPCVD)、快速热化学气相沉积法(RTCVD)、气相外延法(Vapour Phase Epitaxy，简称VPE)、原子层淀积、分子束外延法、热生长或电子束蒸发。
[0066] 优选地，该半导体器件还包括：
[0067] 位于第四介质层109上，以及位于栅极105与半导体层之间、栅极105与第四介质层109之间的栅绝缘介质层110。
[0068] 本优选方案中，栅极105、栅绝缘介质层110和半导体层形成MIS结构。
[0069] 其中，栅绝缘介质层110的材料可以是氮化硅、氧化硅、氧化铝或氧化铪。
[0071] 步骤11、提供衬底。
[0072] 步骤12、在衬底上形成半导体层。
[0073] 步骤13、在半导体层上形成源极和漏极以及位于源极和漏极之间的栅极。
[0074] 步骤14、在栅极上形成高介电常数介质层。
[0075] 步骤15、在高介电常数介质层上形成与源极电连接的源极场板。
[0076] 优选地，步骤14和步骤15之间还包括以下步骤：
[0077] 步骤16、在栅极与漏极之间的高介电常数介质层上形成第一介质层。
[0078] 优选地，步骤13和步骤14之间还包括以下步骤：
[0079] 步骤17、在源极与栅极之间以及栅极与漏极之间的半导体层上形成第四介质层。
[0080] 优选地，步骤17和步骤14之间还包括以下步骤：
[0081] 步骤18、在第四介质层上，以及栅极与半导体层之间、栅极与第四介质层之间形成栅绝缘介质层。
[0082] 本发明实施例一提供的半导体器件通过在栅极和源极场板之间引入高介电常数介质层，增大了该半导体器件的栅源电容，解决了该半导体器件的漏源电容和与该半导体器件级联的其它半导体器件的漏源电容相互失配的问题，不需要在半导体器件的源极和漏极之间并联外接电容，能够降低电路的复杂度和半导体器件的体积，且能够提高半导体器件的可靠性，此外，通过使用阶梯型的源极场板，提高了半导体器件的耐压性。
[0083] 实施例二：
[0084] 图2是本发明实施例二提供的半导体器件的剖面示意图。如图2所示，本实施例二提供的半导体器件包括：
[0085] 衬底201。
[0086] 本实施例中，衬底201的材料可以是蓝宝石、氮化硅、氮化镓、硅或其它适合生长氮化镓的材料；衬底201的沉积方法可以是常压化学气相沉积法(APCVD)、亚常压化学气相沉积法(SACVD)、金属有机化合物化学气相沉淀法(MOCVD)、低压力化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDCVD)、超高真空化学气相沉积法(UHCVD)、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)、触媒化学气相沉积法(Cat-CVD)、混合物理化学气相沉积法(HPCVD)、快速热化学气相沉积法(RTCVD)、气相外延法(Vapour Phase Epitaxy，简称VPE)、脉冲激光沉积法(Pulsed Laser Deposition，简称PLD)、原子层外延法、分子束外延法(Molecular Beam Epitaxy，简称MBE)、溅射法或蒸发法。
[0087] 位于衬底201上的半导体层。
[0088] 本实施例中，半导体层的材料可以是III-V族化合物。
[0089] 优选地，半导体层自下而上包括依次层叠的成核层2021、缓冲层2022、沟道层2023和势垒层2024，沟道层2023和势垒层2024的界面处形成二维电子气2025。
[0090] 本优选方案中，沟道层2023和势垒层2024形成异质结结构，在异质结界面处形成二维电子气2025。
[0091] 其中，势垒层2024的材料可以是能够与沟道层2023形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或III族氮化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1,0≤y≤1,0≤z≤1。
[0092] 位于半导体层上的源极203和漏极204，以及位于源极203和漏极204之间的半导体层上的栅极205。
[0093] 本实施例中，源极203和半导体层形成欧姆接触；漏极204和半导体层形成欧姆接触。
[0094] 其中，源极203和漏极204的材料可以是一种金属材料，也可以是多种金属的复合材料；栅极205可以是单层金属，也可以是多层金属的层叠；栅极205的形状可以是矩形或T型。
[0095] 与栅极205电连接，且位于栅极205上方的栅极场板206。
[0096] 本实施例中，在栅极205和高介电常数介质层208之间引入栅极场板206，栅极场板206与栅极205形成双台阶的栅极场板结构，增大了栅极场板的面积。栅极场板206和源极场板207构成栅源电容的两个极板。电容的大小与电容两个极板的面积呈正比，因此，作为栅源电容的一个极板的栅极场板206面积增大，从而增加了栅源电容；并且可以实现通过调节栅极场板的尺寸，得到具有不同大小的栅源电容的半导体器件。栅极场板的面积越大，得到的半导体器件的栅源电容越大。
[0097] 其中，在该半导体器件的边缘处，将栅极205和栅极场板206连接，形成电连接。栅极场板206的材料可以是金属。
[0098] 与源极203电连接的源极场板207。
[0099] 本实施例中，源极场板207的材料可以是金属；源极场板207的形状可以是阶梯型。利用阶梯型的源极场板207能够增加半导体器件的耐压性。
[0100] 位于栅极场板206和源极场板207之间的高介电常数介质层208。
[0101] 本实施例中，栅极场板206和源极场板207构成栅源电容的两个极板。电容的大小与电容两个极板之前的介电常数呈正比，因此，通过在栅极场板206和源极场板207之间引入高介电常数介质层208，增大了栅极场板206和源极场板207构成的栅源电容之间的介电常数，从而增大了半导体器件的栅源电容。电容的大小与电容两个极板之间的距离呈反比，因此，栅极场板206和源极场板207之间的距离越小，栅源电容的电容越大，从而，高介电常数介质层208的厚度越小，得到的半导体器件的栅源电容越大。
[0102] 其中，高介电常数介质层208的介电常数可以大于3.9；高介电常数介质层208的材料可以是氮化硅、氧化铝或氧化铪等；高介电常数介质层208的制作工艺可以是常压化学气相沉积法(APCVD)、亚常压化学气相沉积法(SACVD)、金属有机化合物化学气相沉淀法(MOCVD)、低压力化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDCVD)、超高真空化学气相沉积法(UHCVD)、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)、触媒化学气相沉积法(Cat-CVD)、混合物理化学气相沉积法(HPCVD)、快速热化学气相沉积法(RTCVD)、气相外延法(Vapour Phase Epitaxy，简称VPE)、原子层淀积工艺、分子束外延工艺、热生长工艺或电子束蒸发工艺中的任意一种。
[0103] 优选地，栅极场板206位于源极场板207下方。
[0104] 优选地，该半导体器件还包括：
[0105] 位于栅极205和栅极场板206之间的第二介质层209。
[0106] 其中，第二介质层209的材料可以是氧化硅、氮化硅、氧化铝或氧化铪中的任意一种；第二介质层209的制作工艺可以是常压化学气相沉积法(APCVD)、亚常压化学气相沉积法(SACVD)、金属有机化合物化学气相沉淀法(MOCVD)、低压力化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDCVD)、超高真空化学气相沉积法(UHCVD)、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)、触媒化学气相沉积法(Cat-CVD)、混合物理化学气相沉积法(HPCVD)、快速热化学气相沉积法(RTCVD)、气相外延法(Vapour Phase Epitaxy，简称VPE)、原子层淀积、分子束外延法、热生长或电子束蒸发中的任意一种。
[0107] 优选地，该半导体器件还包括：
[0108] 位于源极203与栅极205之间以及栅极205与漏极204之间的半导体层上的第四介质层210。
[0109] 本优选方案中，第四介质层210能够钝化半导体器件表面，降低或消除半导体器件的电流崩塌效应，并保护半导体器件表面免受外界影响，从而提高半导体器件的特性。
[0110] 其中，第四介质层210的材料可以是氮化硅；第四介质层210的制作工艺可以是常压化学气相沉积法(APCVD)、亚常压化学气相沉积法(SACVD)、金属有机化合物化学气相沉淀法(MOCVD)、低压力化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDCVD)、超高真空化学气相沉积法(UHCVD)、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)、触媒化学气相沉积法(Cat-CVD)、混合物理化学气相沉积法(HPCVD)、快速热化学气相沉积法(RTCVD)、气相外延法(Vapour Phase Epitaxy，简称VPE)、原子层淀积、分子束外延法、热生长或电子束蒸发。
[0111] 优选地，该半导体器件还包括：
[0112] 位于第四介质层210上，以及位于栅极205与半导体层之间、栅极205与第四介质层210之间的栅绝缘介质层211。
[0113] 本优选方案中，栅极205、栅绝缘介质层211和半导体层形成MIS结构。
[0114] 其中，栅绝缘介质层211的材料可以是氮化硅、氧化硅、氧化铝或氧化铪。
[0115] 优选地，该半导体器件还包括：
[0116] 本发明实施例二提供的半导体器件的制作工艺流程与传统结构的制作工艺流程基本一致，只需要增加栅极场板和第二介质层的沉积流程。
[0117] 本发明实施例二提供的半导体器件通过栅极和源极场板构成栅源电容区域，并在栅极和高介电常数介质层之间引入栅极场板，使得栅极场板与栅极形成双台阶的栅场板结构，进一步增大了栅场板的面积，从而增加栅源电容；并且可以实现通过调节栅极场板的尺寸，得到具有不同大小的栅源电容的半导体器件。
[0118] 实施例三：
[0119] 图3是本发明实施例三提供的半导体器件的剖面示意图。如图3所示，与实施例二提供的半导体器件的不同之处在于，本实施例三提供的半导体器件的栅极场板206位于源极场板207上方，且该半导体器件不包括第二介质层，但是还包括：
[0120] 位于栅极205和源极场板207之间的第三介质层212。
[0121] 本实施例中，第三介质层212用于隔离栅极205和源极场板207；第三介质层212的厚度越小，得到的半导体器件的栅源电容越大。
[0122] 其中，第三介质层212的材料可以是氮化硅、氧化硅、氧化铝或氧化铪；第三介质层212的制作工艺可以是常压化学气相沉积法(APCVD)、亚常压化学气相沉积法(SACVD)、金属有机化合物化学气相沉淀法(MOCVD)、低压力化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDCVD)、超高真空化学气相沉积法(UHCVD)、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)、触媒化学气相沉积法(Cat-CVD)、混合物理化学气相沉积法(HPCVD)、快速热化学气相沉积法(RTCVD)、气相外延法(Vapour Phase Epitaxy，简称VPE)、原子层淀积、分子束外延法、热生长或电子束蒸发。
[0123] 本实施例中，在高介电常数介质层208上形成栅极场板206，增大了栅极场板206的覆盖面积，从而增加栅源电容；并且可以实现通过调节栅极场板206的尺寸，得到具有不同大小的栅源电容的半导体器件。栅极场板206的面积越大，得到的半导体器件的栅源电容越大。
[0124] 本发明实施例三提供的半导体器件的制作工艺流程与传统的半导体器件的制作工艺流程基本一致，只需要增加栅极场板和第三介质层的沉积流程。
[0125] 与本发明实施例二提供的半导体器件相比，本发明实施例三提供的半导体器件通过将栅极场板制备在高介电常数介质层之上，使得栅极场板的覆盖面积增大，从而增加栅源电容；并且可以实现通过调节栅极场板的尺寸，得到具有不同大小的栅源电容的半导体器件。
[0126] 实施例四：
[0127] 图4是本发明实施例四提供的半导体器件的俯视图。本实施例可以基于实施例一、实施例二或实施例三进行优化。如图4所示，本实施例四提供的半导体器件包括：半导体器件401和栅源电容402。
[0128] 本实施例中，半导体器件401可以是实施例一、实施例二或实施例三中提供的半导体器件。半导体器件401和栅源电容402之间通过离子注入进行隔离。如图4所示，半导体器件401包括栅极411和源极421。
[0129] 图5是本发明实施例五提供的半导体器件的栅源电容的剖面示意图。如图5所示，该栅源电容包括自下而上依次层叠的衬底412、沟道层422、势垒层432和上极板金属442，沟道层422与势垒层432的界面处形成二维电子气452。
[0130] 本实施例中，衬底412的材料可以是蓝宝石、氮化硅、氮化镓、硅或其它适合生长氮化镓的材料；衬底412的沉积方法可以是常压化学气相沉积法(APCVD)、亚常压化学气相沉积法(SACVD)、金属有机化合物化学气相沉淀法(MOCVD)、低压力化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDCVD)、超高真空化学气相沉积法(UHCVD)、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)、触媒化学气相沉积法(Cat-CVD)、混合物理化学气相沉积法(HPCVD)、快速热化学气相沉积法(RTCVD)、气相外延法(Vapour Phase Epitaxy，简称VPE)、脉冲激光沉积法(Pulsed Laser Deposition，简称PLD)、原子层外延法、分子束外延法(Molecular Beam Epitaxy，简称MBE)、溅射法或蒸发法。
[0131] 沟道层422和势垒层432形成异质结结构，在异质结界面处形成二维电子气452。
[0132] 其中，势垒层432的材料可以是能够与沟道层422形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或III族氮化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1,0≤y≤1,0≤z≤1。
[0133] 如图5所示，上极板金属442与栅极411电连接，势垒层432与源极421形成欧姆接触。
[0134] 该栅源电容的上极板金属与晶体管的栅极电连接，该栅源电容通过沟道层与势垒层界面处的二维电子气形成该栅源电容的下极板，且通过势垒层与晶体管的源极连接，该栅源电容与晶体管寄生的栅源电容并联，增大了该半导体器件的栅源电容的容值，且对漏源电容的容值大小无影响。
[0135] 优选地，该半导体器件还包括位于上极板金属442和势垒层432之间的高介电常数介质层462。
[0136] 本实施例中，高介电常数介质层462的介电常数可以大于3.9；高介电常数介质层462的材料可以是氮化硅、氧化铝或氧化铪等；高介电常数介质层462的制作工艺可以是常压化学气相沉积法(APCVD)、亚常压化学气相沉积法(SACVD)、金属有机化合物化学气相沉淀法(MOCVD)、低压力化学气相沉积法(LPCVD)、高密度等离子体化学气相沉积法(HDCVD)、超高真空化学气相沉积法(UHCVD)、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)、触媒化学气相沉积法(Cat-CVD)、混合物理化学气相沉积法(HPCVD)、快速热化学气相沉积法(RTCVD)、气相外延法(Vapour Phase Epitaxy，简称VPE)、原子层淀积工艺、分子束外延工艺、热生长工艺或电子束蒸发工艺中的任意一种。
[0137] 优选地，该半导体器件还包括位于衬底412和沟道层422之间自下而上依次层叠的成核层472和缓冲层482。
[0138] 本实施例中，通过调节高介电常数介质层462的厚度或者上极板金属442的面积来调整栅源电容的容值的大小，进而调节半导体器件的栅源电容的容值。高介电常数介质层462的厚度越小，栅源电容的容值越大；上极板金属442的面积越大，栅源电容的容值越大。
[0139] 本发明实施例四提供的半导体器件通过在晶体管寄生的栅源电容上并联栅源电容，在不增加漏源电容的情况下，增加了半导体器件的栅源电容。
[0140] 应该理解的是，本发明是从半导体器件结构和版图设计的角度来提高半导体器件的栅源电容。所以，本发明实施例提供的半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)、绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及各种金属氧化层半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)、金属绝缘层半导体场效应晶体管(Metal-Semiconductor Field-Effect Transistor，简称MISFET)、双异质结场效应晶体管(Double Heterojunction Field-Effect Transistor，简称DHFET)、结型场效应晶体管(Junction Field-Effect Transistor，简称JFET)、金属半导体场效应晶体管(Metal-Semiconductor Field-Effect Transistor，简称MESFET)、金属绝缘层半导体异质结场效应晶体管(Metal-Semiconductor Heterojunction Field-Effect Transistor，简称MISHFET)或者其它场效应晶体管。
[0141] 上述仅为本发明的较佳实施例及所运用的技术原理。本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行的各种明显变化、重新调整及替代均不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由权利要求的范围决定。
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