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一种 碳化 硅沟槽MOS结势垒肖特基 二极管及其制备方法

阅读：200发布：2024-01-18

专利汇可以提供一种碳化硅沟槽MOS结势垒肖特基二极管及其制备方法专利检索，专利查询，专利分析的服务。并且本发明公开了一种碳化硅沟槽MOS结势垒肖特基二极管及其制造方法，主要解决器件边缘电场集中效应严重和漏电流过大导致的击穿电压过低和可靠性等问题，其特点是在传统JBS器件结构基础上引入沟槽MOS结构，从而达到缓解P结边缘电场集中，降低漏电流的作用。，下面是一种碳化硅沟槽MOS结势垒肖特基二极管及其制备方法专利的具体信息内容。

权利要求

1.一种碳化硅沟槽MOS结势垒肖特基二极管，其特征在于，自上往下依次包括肖特基- + -
接触区、P+注入区、SiO2隔离介质、沟槽区、N 外延层、N 衬底区和欧姆接触区，所述N 外延层上间隔设有P+注入区和沟槽区，所述P+注入区和沟槽区之间的间距为3μm，所述沟槽+ + -
区内壁淀积有SiO2隔离介质层，所述欧姆接触区上设有N 衬底区，N 衬底区上设有N 外延层。
2.根据权利要求1所述的一种碳化硅沟槽MOS结势垒肖特基二极管，其特征在于，所述沟槽区深度为2μm，由干法刻蚀形成。
3.根据权利要求1所述的一种碳化硅沟槽MOS结势垒肖特基二极管，其特征在于，所述沟槽区俯视形状为方形、圆形或者六边形。
4.根据权利要求1所述的一种碳化硅沟槽MOS结势垒肖特基二极管，其特征在于，所述- 15 16 -3
N 外延层的厚度为10μm，其氮离子掺杂浓度为1×10 ～1×10 cm 。
5.根据权利要求1所述的一种碳化硅沟槽MOS结势垒肖特基二极管，其特征在于，所述肖特基接触区金属覆盖整个阳极。
6.一种碳化硅沟槽MOS结势垒肖特基二极管的制造方法，其特征在于，包括以下步骤：
+
S1、对N 型碳化硅衬底片进行RCA标准清洗后，在正面外延生长厚度为10～30μm、氮
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离子掺杂浓度为1×10 ～1×10 cm 的N 外延层；
-
S2、在N 外延层用光刻形成图形后，用离子束蒸发200nm的金属Ni，通过剥离形成刻蚀窗口，通过CF4+O2刻蚀形成沟槽结构；
S3、淀积2μm的SiO2作为做为P+注入区Al离子注入的阻挡层，并通过光刻和刻蚀形成P+注入区注入窗口；在400℃的温度下进行三次铝离子注入，注入的剂量分别
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为1.33×10 cm ，8.29×10 cm ，4.05×10 cm ，对应的能量分别为350keV，150keV和
50keV；采用RCA清洗标准对碳化硅表面依次进行清洗、烘干和C膜保护，并在1600℃氩气氛围中作45min的离子激活退火；
S4、对外延层表面进行干氧氧化，1150℃，2小时，之后进行PECVD淀积1μmSiO2，形成第一层钝化层；
S5、在衬底上溅射金属Ti/Ni10nm/200nm后，通过快速热退火1000℃、3min、Ar气氛围，形成欧姆接触区；
S6、对正面氧化层开窗后，在N-外延区表面利用溅射的方式溅射一层200nmTi金属层，作为肖特基接触区。
7.根据权利要求6所述的一种碳化硅(SiC)沟槽MOS结势垒肖特基二极管的制造方法，其特征在于，所述S1中的外延工艺条件是：温度为1580℃，压力100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为液态氮气。

说明书全文

一种碳化 硅沟槽MOS结势垒肖特基 二极管及其制备方法

技术领域

[0001] 本发明属于微电子技术领域，涉及半导体器件，特别是一种碳化硅沟槽MOS结势垒肖特基二极管及其制备方法。

背景技术

[0002] 宽禁带半导体材料是是继第一代硅、锗和第二代砷化镓、磷化铟等材料以后发展起来的第三代半导体材料。在第三代半导体材料中，碳化硅(SiC)和氮化镓(GaN)是其中的佼佼者。碳化硅材料技术已经成熟，已有高质量的4英寸晶圆。而氮化镓材料没有氮化镓衬底，外延只能依赖其他材料，其热导率只有碳化硅的四分之一，而且无法实现p型掺杂。这使得氮化镓材料在高压、大功率方面的应用受到限制，相比较而言碳化硅材料在电力电子应用领域的优势则尤为显著。

[0003] SiC材料的禁带宽度约是硅的3倍，击穿电场是硅材料的8倍，热导率是硅的3倍，极大地提高了SiC器件的耐压容量和电流密度。由于二者材料的特性不同导致SiC材料的击穿电场为Si材料的大约10倍，导致其在相同的击穿电压下，导通电阻只有Si器件的1/100～1/200，极大地降低了SiC器件的导通损耗。同时较高的热点率使得SiC器件可以在高温下稳定工作，减少冷却散热系统，大大提高电路的集成度。由于器件的面积、导通电阻小，以及电容和储存电荷少，SiC功率器件可以实现高的开关速度以及小的开关损耗，因此其可以工作在较高的频率下。SiC材料还具有高抗电磁波冲击和高抗辐射破坏的能力，能够工作在极端辐照环境下。因此，SiC器件可以使电力电子系统的功率、温度、频率和抗辐射能力倍增，效率、可靠性、体积和重量方面的性能也会大幅度改善，不仅在直流、交流输电，不间断电源，开关电源，工业控制等传统工业领域具有广泛应用，而且在太阳能、风能等新能源中也将具有广阔的应用前景。

[0004] 近年来由于SiC单晶生长以及工艺的成熟，SiC肖特基势垒二极管已经率先打开市场，实现了产业化。但是，肖特基二极管的过大的反向漏电流依然是制约其在高压领域应用的主要因素。为了降低传统肖特基二极管在反向时过大的反向漏电流，结势垒肖特基二极管(JBS)得到了广泛的研究。虽然在耐压和降低反向漏电流等方面有着不错的表现，但是还没有达到理想的预期。而沟槽MOS结构在传统的肖特基势垒二极管中已经达到了应用，从仿真和实验方面均说明其可以有效减小肖特基结的反向漏电流。所以，本发明将二者结合起来，设计了一种一种碳化硅(SiC)沟槽MOS结势垒肖特基二极管及其制造方法，抑在进一步降低肖特基结的反向漏电流，增加肖特基二极管的可靠性。

发明内容

[0005] 本发明的目的在于克服上述已有技术的缺点，发明设计了一种碳化硅沟槽MOS结势垒肖特基二极管及其制造方法，主要解决器件边缘电场集中效应严重和漏电流过大导致的击穿电压过低和可靠性等问题，其特点是在传统JBS器件结构基础上引入沟槽MOS结构，从而达到缓解P结边缘电场集中，降低漏电流的作用。

[0006] 为实现上述目的，本发明采取的技术方案为：

[0007] 一种碳化硅沟槽MOS结势垒肖特基二极管，自上往下依次依次包括肖特基接触- + -区、P+注入区、SiO2隔离介质、沟槽区、N 外延层、N 衬底区和欧姆接触区，所述N 外延层上间隔设有P+注入区和沟槽区，所述P+注入区和沟槽区之间的间距为3μm，所述沟槽区内壁+ + -
淀积有SiO2隔离介质层，所述欧姆接触区上设有N 衬底区，N 衬底区上设有N 外延层。

[0008] 其中，所述沟槽区深度为2μm，由干法刻蚀形成。

[0009] 其中，所述沟槽区俯视形状为方形、圆形或者六边形。

[0010] 其中，所述N-外延层的厚度为10μm，其氮离子掺杂浓度为1×1015～1×1016cm-3。

[0011] 其中，所述肖特基接触区金属覆盖整个阳极。

[0012] 一种碳化硅沟槽MOS结势垒肖特基二极管的制造方法，包括以下步骤：

[0013] S1、对N+型碳化硅衬底片进行RCA标准清洗后，在正面外延生长厚度为10～15 16 -3 -
30μm、氮离子掺杂浓度为1×10 ～1×10 cm 的N 外延层；

[0014] S2、在N-外延层用光刻形成图形后，用离子束蒸发200nm的金属Ni，通过剥离形成刻蚀窗口，通过CF4+O2刻蚀形成沟槽结构；

[0015] S3、淀积2μm的SiO2作为做为P+注入区Al离子注入的阻挡层，并通过光刻和刻蚀形成P+注入区注入窗口；在400℃的温度下进行三次铝离子注入，注入的剂量分别14 -2 13 -2 13 -2
为1.33×10 cm ，8.29×10 cm ，4.05×10 cm ，对应的能量分别为350keV，150keV和
50keV；采用RCA清洗标准对碳化硅表面依次进行清洗、烘干和C膜保护，并在1600℃氩气氛围中作45min的离子激活退火；

[0016] S4、对外延层表面进行干氧氧化，1150℃，2小时，之后进行PECVD淀积1μmSiO2，形成第一层钝化层；

[0017] S5、在衬底上溅射金属Ti/Ni10nm/200nm后，通过快速热退火1000℃、3min、Ar气氛围，形成欧姆接触区；

[0018] S6、对正面氧化层开窗后，在N-外延区表面利用溅射的方式溅射一层200nmTi金属层，作为肖特基接触区。

[0019] 所述S1中的外延工艺条件是：温度为1580℃，压力100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为液态氮气。

[0020] 本发明提供的一种碳化硅(SiC)沟槽MOS结势垒肖特基二极管，在传统SiC JBS器件中加入沟槽MOS结构，使之可以有效减小反向漏电流和增加器件可靠性。附图说明

[0021] 图1为本发明的一种碳化硅(SiC)沟槽MOS结势垒肖特基二极管的结构示意图；

[0022] 图2为本发明的一种碳化硅(SiC)沟槽MOS结势垒肖特基二极管的制备方法第1步的示意图；

[0023] 图3为本发明的一种碳化硅(SiC)沟槽MOS结势垒肖特基二极管的制备方法第2步的示意图；

[0024] 图4为为本发明的一种碳化硅(SiC)沟槽MOS结势垒肖特基二极管的制备方法第3步的示意图；

[0025] 图5为为本发明的一种碳化硅(SiC)沟槽MOS结势垒肖特基二极管的制备方法第4步的示意图；

[0026] 图6为为本发明的一种碳化硅(SiC)沟槽MOS结势垒肖特基二极管的制备方法第5步的示意图。

具体实施方式

[0027] 为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

[0028] 如图1所示，本发明的本发明提供了一种碳化硅(SiC)沟槽MOS结势垒肖特基二极管，包括自上往下依次分层设置的肖特基接触区1、P+注入区2、SiO2隔离介质3、沟槽区- + -4、N 外延区5、N 衬底区6和欧姆接触区7。所述沟槽MOS位于N 外延区上部，P+注入区+ +
之间。其中，N 衬底11为高掺杂的N型碳化硅衬底片，N 衬底区6的上面为厚度是10～
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30μm、氮离子掺杂浓度是1×10 ～1×10 cm 的N 外延区5，N 外延区5上面为沟槽区
4和P+注入区2，其中沟槽深度为2μm，宽度为3μm，形状可以为方形、圆形或者六边形；而
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P+注入区2的深度为0.5μm，注入浓度为1×10 cm ，注入温度400℃，且与沟槽区4交替出现。SiO2隔离介质3位于沟槽区4内，其仅覆盖在沟槽内部，其是由，1150℃，2小时的干氧氧化和PECVD淀积1μmSiO2形成；欧姆接触区7金属由Ti/Ni10nm/200nm构成，并经过快速热退火1000℃、3min、Ar气氛围，形成欧姆接触；肖特基接触区1的金属整个覆盖在器件阳极，为金属Ti，厚度200nm。

[0029] 肖特基接触区1、SiO2隔离介质3和沟槽区4构成MOS结构，用于保护主结边缘，减小反向漏电流。

[0030] P+注入区2、N-外延区5和N+衬底区构成PiN结构，抑在减小主结表面电场峰值，减小反向泄漏电流

[0031] N-外延层5的掺杂和厚度对器件的击穿电压有明显影响，在器件击穿之前空间电荷区已扩展到与电极相连，则该器件将先于击穿的发生而失去阻断能力，称器件为穿通型，-反之为非穿通型。非穿通型器件通常击穿电压更高一些。空间电荷区结构与N 外延层4的掺杂和厚度有着密切的关系。

[0032] 在具体实施过程中，可以根据具体情况，在基本结构不变的情况下，进行一定的变通设计。例如：

[0033] 一、在满足器件基本结构的情况下，将SiO2介质进行调整，可以替换为一些高k介质。

[0034] 二、在满足器件基本结构的情况下，沟槽形状可以改变为三角形或者梯形，以此进一步改变肖特基结边缘电场分布。

[0035] 三、在满足器件基本结构的情况下，可以将沟槽与P+结位置进行调整，例如二者之间的间距以及排布方式。

[0036] 本发明的提供的一种碳化硅(SiC)沟槽MOS结势垒肖特基二极管，在保证器件性能的情况下，进一步对主结边缘电场进行调制，减小反向漏电流。随着半导体技术的发展，采用本发明还可以制作更多的新型高功率器件。

[0037] 实施例1

[0038] 第1步，在N+碳化硅衬底片上外延生长N-漂移层，如图2。

[0039] 先对N+型碳化硅衬底片6进行RCA标准清洗；再在其正面上用低压热壁化学气相15 -3 -
淀积法外延生长厚度为10μm、氮离子掺杂浓度为1×10 cm 的N 外延区5，其外延工艺条件是：温度为1580℃，压力100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为液态氮气。

[0040] 第2步，在N-外延层上刻蚀形成沟槽，如图3。

[0041] 在N-外延区5先用光刻形成图形，再上用离子束蒸发的方式蒸发200nm的金属Ni，通过剥离形成刻蚀窗口。通过干法刻蚀形成沟槽结构，其中刻蚀气体为CF4+O2。

[0042] 第3步，在N-外延层上形成P+注入区，如图3。

[0043] (3.1)淀积2μm的SiO2作为做为P+注入区Al离子注入的阻挡层，并通过光刻和刻蚀形成P+注入区2注入窗口；

[0044] (3.2)在400℃的温度下进行三次铝离子注入，注入的剂量分别为1.33×1014cm-2，13 -2 13 -2
8.29×10 cm ，4.05×10 cm ，对应的能量分别为350keV，150keV和50keV；

[0045] (3.3)采用RCA清洗标准对碳化硅表面依次进行清洗、烘干和C膜保护，并在1600℃氩气氛围中作45min的离子激活退火。

[0046] 第4步，形成SiO2 钝化层，如图5。

[0047] 在N-外延区5上面通过PECVD淀积的方式淀积一层1μm的SiO2隔离介质3，并通过光刻腐蚀的手段使SiO2只覆盖在沟槽内部。

[0048] 第5步，形成衬底欧姆接触，如图6。

[0049] 在衬底上利用溅射的方式溅射金属Ti/Ni10nm/200nm，比通过快速热退火1000℃、3min、Ar气氛围，形成欧姆接触区7。

[0050] 第6步，形成肖特基接触，如图1。

[0051] 在N-外延区5表面利用溅射的方式溅射一层200nmTi金属层，作为肖特基接触区1。

[0052] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

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