技术领域
[0001] 所公开的实施方案涉及平面栅功率
半导体装置。
背景技术
[0002] 对于功率
场效应晶体管(FET)，较低的特定导通
电阻(RSP)通常是改善性能(包括提高
功率转换效率)的趋势。一种这样的功率装置是平面栅沟槽金属
氧化物半导体FET，诸如德州仪器的NEXFETTM。
[0003] NEXFETTM源自类似于横向扩散金属氧化物半导体(LDMOS)晶体管的结构，横向扩散金属氧化物半导体(LDMOS)晶体管可用于高达约2GHz的
频率范围内的RF
信号放大。在LDMOS装置中，漏极被横向布置以允许
电流横向流动，并且漂移区插置在
沟道与漏极之间以提供高的漏极-源极击穿
电压。
[0004] 为了使NEXFETTM实现更高的动态性能，通过使栅
电极在轻掺杂漏极延伸部(LDD)上方的重叠保持到最小值来将密勒电容减小到单微微法拉。附加地，NEXFETTM具有一种拓扑结构，其中源极金属包裹栅电极并且在LDD区上方创建场板元件，从而在装置的栅极
端子与漏极端子之间产生有效的静电屏蔽。由源极金属创建的场板还向外拉伸了沿LDD表面的
电场分布。该场板特征降低栅电极的漏极拐
角处的电场峰值的高度。通过这样做，避免了在常规LDMOS装置中产生可靠性问题的热载流子效应。
发明内容
[0005] 提供本发明内容是为了以简化形式介绍下文将在具体实施方式(包括所提供的
附图)中进一步描述的公开概念的简要选择。本发明内容不旨在限制所要求保护的主题的范围。
[0006] 所公开的实施方案从上述NEXFETTM平面栅功率场效应晶体管(FET)设计开始并且对其进行
修改，包括通过将源极触点从源极表面处的
铝-
硅触点改变为衬底上的
外延(epi)层内或衬底本身中的金属(例如，W)填充的深源极触点(深SCT)。深SCT同时欧姆
接触装置的源极和衬底，所述源极和衬底以彼此相反的类型进行掺杂。认识到金属(例如，W)填充的深SCT减小功率FET的SCT寄生电阻以及面积归一化通态电阻(RSP)。深SCT通常具有高纵横比(AR)，诸如在为源极提供自对准的栅极堆叠之间具有临界尺寸(CD)为0.4μm的开口，并且深度至少为1.2μm(包括栅极堆叠)以使得深SCT的AR为3:1或更大。深SCT的CD可以是约0.3μm或更小，并且总深度是约1.5μm(包括约0.5μm的栅极堆叠厚度)，从而导致沟槽AR为约5:1。
[0007] 所公开的实施方案使用栅极堆叠来自对准以形成深SCT从而改善性能，并且认识到这使得难以获得SCT所需的在衬底上的外延(epi)层(或衬底)中形成的与漏极
电隔离并具有低电阻的锥形SCT轮廓。在形成沟槽之后，在栅极堆叠上方形成场板(FP)，其通过
内衬SCT的FP材料(例如，难熔金属内衬(liner))电耦合到深SCT。
[0008] 在本文中，认识到至少3:1(诸如在一个特定实施方案中为约5:1)的沟槽AR对单金属(例如，W)深SCT填充和蚀刻过程造成重大挑战。所述挑战包括金属填充和回蚀过程，其用于形成深SCT而在FP上方没有任何金属残留物(所述金属残留物可能导致源极(因为它连接到FP)与漏极触点之间的
泄漏或
短路)，以及避免SCT中的还将寄生电阻添加到RSP的金属接缝(空隙区)。
[0009] 所公开的实施方案包括制造功率平面栅沟槽金属氧化物半导体FET(功率MOSFET)的方法，所述方法包括提供至少一个MOSFET管芯，所述MOSFET管芯包括多个晶体管单元(单元)，所述多个晶体管单元包括在具有以第一导电类型掺杂的半导体表面(例如，epi)的衬底上(例如，在晶片上)形成的第一单元和至少第二单元。所述第一单元具有第一栅极堆叠并且所述第二单元具有第二栅极堆叠。每个栅极堆叠包括：栅电极，其位于本体区上方的栅极
电介质上；沟槽，其具有至少为3的AR，在所述第一栅极堆叠与所述第二栅极堆叠之间从所述半导体表面的顶侧向下延伸。
[0010] FP在每个栅极堆叠上方延伸以提供用于所述沟槽的内衬；所述沟槽具有位于其内部的包括难熔金属的金属填料。所述半导体表面中的以所述第二导电类型掺杂的漏极位于与所述沟槽相对的栅极堆叠侧面上。对所述金属填料的第一蚀刻沿着所述FP的
侧壁移除所述漏极上方的金属填料并且移除所述沟槽中的所述金属填料的一部分。金属填料沉积填充所述沟槽，并且对所述金属填料的第二蚀刻完成深SCT。
附图说明
[0011] 现在将参考附图，所述附图未必按比例绘制，其中：
[0012] 图1是示出根据示例性实施方案的具有金属填充的深SCT的示例性功率MOSFET的一部分的截面图。
[0013] 图2是示出根据示例性实施方案的用于形成功率MOSFET的深SCT的示例性双金属填料沉积/回蚀方法中的步骤的
流程图。
[0014] 图3A-图3C示出了2个栅极堆叠的截面的增强型扫描描绘，所述栅极堆叠之间具有连接到FP的深SCT，所述FP位于栅极堆叠上方，如从所公开的功率MOSFET的一部分的扫描
电子显微镜(SEM)图像获得的，这证明了在漏极区中的FP侧壁处成功移除W残留物并且在深SCT区中没有形成W接缝。
[0015] 图4示出了功率MOSFET装置产率的产率趋势图，证明了与用于形成功率MOSFET的深SCT的其他等效单金属填料沉积/回蚀方法(被示为“第一过程”)相比，在使用所公开的用于形成功率MOSFET的深SCT的双金属填料沉积/回蚀方法(被示为“第二过程”)时的产率提高。
具体实施方式
[0016] 参考附图描述示例性实施方案，其中相似的参考数字用于指代类似或等效的元件。行为或事件的所示顺序不应当被认为是限制性的，因为一些行为或事件可能以不同的顺序发生和/或与其他行为或事件同时发生。此外，实现根据本公开的方法可以不需要一些示出的行为或事件。
[0017] 另外，本文所使用而未进一步限定的术语“耦合到(coupled to)”或“与……耦合(couples with)”(等)旨在描述间接或直接的电连接。因此，如果第一装置“耦合”到第二装置，则该连接可以是通过其中通路中仅存在寄生现象的直接电连接、或通过经由包括其他装置和连接的插入物进行的间接电连接。对于间接耦合，插入物通常不修改信号的信息，但可以调整其电流电平、电压电平和/或功率电平。
[0018] 图1是示出根据示例性实施方案的具有金属填充的深SCT 120的示例性平面栅功率MOSFET(功率MOSFET)100的一部分的截面图，所述功率MOSFET被描述为具有钨(作为难熔金属)或铂族金属(PGM)填料(金属填料122)的n沟道MOSFET。如材料科学中已知的，难熔金属的识别特征是其耐热性，其中五种工业难熔金属(钼(Mo)、铌(Nb)、铼(Re)、钽(Ta)和钨(W))都具有超过2000℃的熔点，其中钨的熔点为3422℃。PGM包括铱(Ir)、锇(Os)、钯(Pd)、铂(Pt)和铑(Rh)。Pt和Pd的熔点分别为1,769℃和1,554℃。此类熔点可以与铝(Al)(不是难熔金属或PGM)进行比较，铝的熔点仅为660℃并且因此不适合作为用于所公开的金属填充的深SCT 120的金属。
[0019] 所公开的MOSFET具有类似于LDMOS装置的形式。如本文所使用的，LDMOS装置与扩散金属氧化物半导体(DMOS)装置同义。除了钨(W)之外，金属填料122还可以包括其他难熔金属(诸如Ta)或PGM(诸如Pt或Pd)、其金属硅化物、或此类金属的金属
合金(包括Ti-W)。
[0020] 尽管在本文中大体描述NMOS晶体管，但是本领域普通技术人员应当清楚的是，使用本文公开的该信息也通过用p掺杂区取代n掺杂区来形成PMOS晶体管并且反之亦然，在任一种情况下，结构是类似的。例如，半导体(例如，硅)中的金属填充的深沟槽将是深SCT，并且电介质堆叠中的金属填充插塞(通常连接到Met1)将是漏极触点(DCT)。所公开的PMOS功率MOSFET装置与NMOS功率MOSFET装置的区别在于使用相反类型的掺杂，例如，用于NMOS的p/p+衬底变为用于PMOS的n/n+衬底，S/D从用于NMOS的n型掺杂变为用于PMOS的p型掺杂，并且本体区从用于NMOS的p型变为用于PMOS的n型。因此，所公开的通过难熔金属(例如，W)或PGM填料形成深SCT的方法可以应用于PMOS和NMOS二者。
[0021] 功率MOSFET 100包括在衬底105上的被示为epi层108的半导体表面。衬底105和/或epi层108可以包括硅、硅锗、或其他半导体材料。然而，MOSFET100可以直接在衬底105(诸如包括具有适当掺杂浓度的体硅的衬底)上形成。一个实施方案包括被轻掺杂并具有被设计成增加装置
击穿电压的epi层厚度的epi层108，其位于通过调整SCT沟槽深度来接触的更重掺杂衬底105上。
[0022] 功率MOSFET 100包括具有漏极触点(DCT)130的漏极132。DCT 130包括金属插塞130a与阻挡金属内衬130b(例如，Ti/TiN)。通常通过
离子注入来形成的源极127围绕并耦合到深SCT 120，所述深SCT 120向所述源极127提供低电阻接触。深SCT 120通过在深SCT 120底部处的高度掺杂衬底接触区139(对于p型衬底是掺杂p+的)(可选地通过epi层108的薄区)将源极127连接到epi层108或衬底105，使得在功率MOSFET 100导通的操作期间，电流可能以最小的电阻垂直向下流动并且流出衬底105(管芯)的背面。
[0023] 对于外部
电路，衬底105的背侧通常是源极引脚，并且顶侧金属(其将位于一个或更多个电介质层138的顶部上并且通过电介质层138向漏极132延伸成漏极触点)是漏极引脚。深SCT 120的FP 128在深SCT 120的沟槽的顶部拐角处与源极127进行
欧姆接触。已经认识到，例如
多晶硅填充的深SCT沟槽将不允许功率MOSFET 100正常起作用，因为在源极127与衬底105之间将会形成半导体
二极管结，这是由于它们以相反类型进行掺杂(例如，n+掺杂的源极127以及p+掺杂的衬底105和epi层108)。因此，难熔金属或PGM填充的SCT 120以低电阻欧姆连接将n+区和p+区(相反类型)约束(strap)在一起以允许功率MOSFET 100正常起作用。
[0024] 如上所述，衬底接触区139位于深SCT 120的底部处，所述衬底接触区139通常是在用于深SCT 120的沟槽的蚀刻之后形成的注入区，其被掺杂为与epi层108相同的类型。衬底接触区139的
硼掺杂
水平可以是约1×1020cm-3(例如，5×1019cm-3至1×1021cm-3)以便提供与衬底105的低电阻欧姆接触。本发明示出了用作功率MOSFET装置构造
块的两个晶体管单元110a和110b，其各自被限定为从深SCT 120的中点到DCT 130的中点。然而，实际的功率MOSFET装置可以被认为是2D晶体管阵列，因为可能存在并联电挂接(hook)在一起的数百或数千个的单独有源晶体管单元。在电路设计中，用于形成功率MOSFET装置的2D晶体管阵列通常通过单位单元110a、110b的重复镜像来构建。
[0025] 尽管未在图1中示出，但有源晶体管单元110a、110b的相应栅电极111a和111b(被示为其上具有可选的硅化物层117)通过另一个金属或掺杂多晶元件(未示出)分别电连接在一起，所述金属或掺杂多晶元件通常连接到装置封装的栅电极端子。由于晶体管阵列通常通过该单位单元的重复镜像来构建，因此一个DCT 130在任一侧上共享两个栅极，正如一个深SCT 120在任一侧上共享两个栅极。
[0026] 在FP 128上方存在一个或更多个电介质层138，诸如包括一个或更多个沉积氧化硅层(例如，原
硅酸四乙酯(TEOS)衍生的、硼和磷掺杂的TEOS(BPTEOS)/TEOS))的电介质堆叠。电介质层138可以是标准层间电介质处理(沉积/蚀刻)的结果。
[0027] 在硅化物层117上(在FP 128下)存在硬掩模材料(例如，氮化硅或TEOS衍生的氧化硅层)，其位于栅电极111a和111b上，其中硅化物层117减小栅极电阻(Rg)，并且也可以有助于所公开的深SCT蚀刻过程。栅极堆叠上方和周围的剩余电介质材料(被示为电介质层138)可以是沉积的电介质层，诸如TEOS衍生的氧化硅层。栅极堆叠被示为包括可选的侧壁间隔物143。
[0028] FP 128被设置为包括在栅极堆叠上方并且在LDD 129上延伸，以提供对栅极的LDD 129侧周围的电场屏蔽效应的控制。FP 128可以包括难熔金属材料层或难熔金属材料层堆叠(诸如TiN/Ti)。难熔金属材料也存在于深SCT 120的底部处。存在可以在TiN/Ti沉积之后执行的快速热
退火(RTA)步骤，对于硅外延层108，其导致在Ti/Si界面处形成硅化
钛。除了适当(足够高的)掺杂浓度之外，这对于深SCT 120与外延层108(或衬底105)之间的良好欧姆接触是重要的。
[0029] 如上所述，在顶部硅表面处也需要与功率MOSFET 100的源极127的良好欧姆接触。对于被描述为NMOS的功率MOSFET 100，作为金属填充的沟槽的深SCT 120提供源极127(其是n掺杂的)与epi层108或衬底105(其都是p掺杂的)之间的低电阻连接。如上所述，对于PMOS晶体管，将使用相反的掺杂，但装置的该部分仍然是源极侧。
[0030] 为了装置稳健性，还需要减小p掺杂本体区113与衬底105或epi层108之间的电阻。这是倾斜注入物的目的，所述倾斜注入物进入沟槽侧壁区以形成如图1所示的掺杂内衬
136。倾斜的沟槽注入物采用第一导电类型，对于功率MOSFET 100是p型，因为所述功率MOSFET 100是NMOS装置。倾斜注入物的典型注入物参数包括：从1×1014cm-2至5×1015cm-2的硼剂量范围、从20keV至60keV的
能量范围以及从5度至25度的角度范围。功率MOSFET 100被示为包括提供栅极的漏极延伸侧的轻掺杂漏极(LDD)129。
[0031] 被认为对于所公开的功率MOSFET而言独特的一个特征是金属填充的深SCT 120，其向下延伸以提供与epi层108或衬底105以及与源极127的低电阻接触。另一个独特特征被认为是相应的金属填料(例如，钨(W))层之间的界
面层，诸如由于
化学气相沉积(CVD)钨沉积过程中的前体步骤，所述前体步骤使纯硅烷(SiH4)流动持续一段时间以制备用于CVD钨过程的表面。因此，界面层通常包括硅化钨(WSi2)的薄层(例如，几nm)。
[0032] 图2是示出根据示例性实施方案的用于制造功率MOSFET(诸如图1所示的功率MOSFET 100)的示例性双金属填料沉积/回蚀方法200中的步骤的流程图。步骤201包括提供功率MOSFET管芯，所述功率MOSFET管芯包括多个晶体管单元(单元)，所述晶体管单元包括在衬底105上(例如，在晶片上)形成的第一单元110a和至少第二单元110b，所述衬底105具有半导体表面(诸如以第一导电类型掺杂的epi层108)。第一单元具有第一栅极堆叠并且第二单元具有第二栅极堆叠，其中每个栅极堆叠包括在本体区113上方的
栅极电介质112上的栅电极111a、111b。
[0033] 沟槽具有至少(≥)3的AR，其在第一栅极堆叠与第二栅极堆叠之间从半导体表面的顶侧向下延伸，从而提供到以第二导电类型掺杂的源极的深SCT 120，并且FP 128在栅极堆叠上方延伸以提供用于沟槽的内衬。沟槽包括其内的金属填料(例如，W)122。以第二导电类型掺杂的漏极132位于与沟槽相对的栅极堆叠侧面上的半导体表面(诸如epi层108)中。
[0034] 步骤202包括对金属填料122进行第一蚀刻，以用于沿着FP 128的侧壁移除漏极132上方的金属填料以及移除沟槽中的金属填料122的一部分。
等离子体蚀刻可用于以下描述的步骤202和步骤204。如在半导体蚀刻领域中已知的，
等离子体蚀刻涉及与样品接触的适当气体混合物的受控
辉光放电(等离子体)，并且其中等离子体源连续提供从样品中移除固体材料的
反应性蚀刻物质，其可以是带电的(离子)或中性的(
原子和自由基)。
[0035] 步骤203包括使金属填料122沉积，包括填充沟槽。CVD或等离子增强CVD(PECVD)可以用于使难熔金属(诸如钨或PGM填料)沉积。步骤204包括对金属填料122进行第二蚀刻。
[0036] 本文公开的双金属填充和回蚀过程解决了功率MOSFET的W残留物问题，而没有任何不良的负面影响。FP脚处的填充金属(例如，W)残留物消除是有帮助的，因为它增加了从DCT边界到FP边界(其连接到源极)的距离并且减小了FP桥接到DCT的可能性。所公开的双金属填充沉积和回蚀过程流程与公开的金属填充的组合还同时从功率MOSFET管芯上的高形貌区域移除金属填料，并同时使金属填充材料留在深SCT特征内。如以下描述的
实施例中所示的，通过实施所公开的双W沉积和回蚀处理，发现功率MOSFET多探针产率得到显著改善并且变得稳定(从50％到约85％达到一致且大体超过90％，参见以下描述的图4)。
[0037] 图3A-图3C示出了2个栅极堆叠的从SEM图像获得的截面的增强型扫描描绘，所述栅极堆叠之间具有连接到FP 128的深SCT 120，所述FP 128在栅极堆叠上方，证明了不仅在靠近漏极132的FP 128的侧壁处成功地移除W金属填料122残留物，而且在深SCT 120的金属填料122中也没有形成可检测到的W接缝。第一W回蚀(步骤202)提供如图3A所示的锥形深SCT轮廓，其被认为有助于第二W沉积。代替与水平表面成90度角，锥形提供可以与水平表面成约87度至89度的角度。因为由第一W回蚀提供的钨填料(被示为金属填料122)的锥形，第二W沉积更好地填充而没有形成接缝。这意味着第二回蚀过程可以进行更长时间以清除上面的形貌区域而不会移除深SCT 120内的材料。
[0038] 如图3B所示，在第二W金属填料122的沉积(步骤203)之后，在深SCT 120中没有可见的金属填料122接缝。如图3C所示，在对应于步骤204的第二W回蚀(例如，使用高温配方(例如，50℃))之后，在靠近漏极132的LDD 129上方的FP侧壁处移除W金属填料122残留物。如上所示，在图1中描绘为功率MOSFET 100的所得结构没有证据表明在FP 128处有W金属填料122残留物，这增加了从稍后形成到漏极132的DCT 130的边界(其中如上所述的，DCT 130包括金属插塞130a与阻挡金属内衬130b(例如，Ti/TiN))到FP 128的边界(其中FP 128连接到源极127)的距离，因此减小了W金属填料122将FP128桥接到DCT 130的可能性。
[0039] 实施例
[0040] 通过以下具体实施例来进一步示出所公开的实施方案，所述具体实施例不应当被解释为以任何方式限制本公开的范围或内容。
[0041] 提供双金属填料沉积/回蚀的方法200被实现以用于平面栅功率MOSFET的若干完成晶片批次。起始晶片包括p+体硅衬底上的p-epi层。栅电极包括作为硅化物层117的WSi2，其位于作为栅电极111a、111b的多晶硅上。栅极电介质包括175埃的氧化硅(SiO2)。沟槽的深度为约1.5μm，包括高度为0.5μm的栅极堆叠，并且沟槽开口CD约为0.3μm。沟槽被衬有FP材料，所述FP材料包括在600A的Ti上的800A的TiN。
[0042] 该FP 128延伸到深SCT 120的侧壁中并涂覆深SCT 120的侧壁。然而，TiN/Ti材料本身被认为不足以单独提供从源极127到外延层108或衬底105的低电阻路径。深SCT 120和DCT 130都填充有CVD沉积的钨。钨回蚀蚀刻包括3步等离子体蚀刻，其中过程气体包括SF6/O2/N2，压
力为30mtorr至35mtorr，等离子体源功率为650W～800W，偏置功率为25～35W；并且室壁
温度为50℃以及
静电卡盘(ESC)的温度为30℃。所有上述蚀刻参数具有至少10％的容差。
[0043] 用于第一钨回蚀蚀刻的过程(步骤202)如下：
[0044] 步骤1：30mtorr/0Ws/0Wb/40O2/20N2/300SF6/8He/稳定。
[0045] 步骤2：30mtorr/800Ws/35Wb/40O2/20N2/300SF6/8He/端点时间(最大40秒)[0046] 步骤3：35mtorr/650Ws/25Wb/20N2/400SF6/8He/30s
[0047] 室壁：50℃，ESC/冷却器：30℃。
[0048] 端点设置：延迟6s，正常3s，触发118。
[0049] 用于第二钨回蚀蚀刻的过程(步骤204)如下：
[0050] 步骤1：30mtorr/0Ws/0Wb/40O2/20N2/300SF6/8He/稳定。
[0051] 步骤2：30mtorr/800Ws/35Wb/40O2/20N2/300SF6/8He/端点时间(最大40秒)[0052] 步骤3：35mtorr/650Ws/25Wb/20N2/400SF6/8He/25s
[0053] 室壁：50℃，ESC/冷却器：30℃
[0054] 端点设置：延迟6s，正常3s，触发118。
[0055] 如图4所示的产率趋势图所示，与具有50％至约85％的高度可变制造批次产率的其他等效单金属填料沉积/回蚀方法(被示为“第一过程”)相比，对于基于方法200的新过程(被示为“第二过程”)，功率MOSFET装置产率得到改善并且保持基本稳定(产率＞90％的良好(bin-1)管芯)。因此，第二过程/方法200被示为使功率MOSFET装置制造批次产率从高度可变的产率(50％至85％)显著地改善成一致的更高产率(超过90％)。
[0056] 所公开的实施方案可以用于形成半导体管芯，所述半导体管芯可以集成到各种组装流程中以形成各种不同的装置和相关产品。半导体管芯可以在其中包括各种元件和/或其上包括各种层，包括阻挡层、电介质层、装置结构、有源元件和无源元件，包括源极区、漏极区、位线、基极、发射极、集电极、导电线、导电通孔等。此外，半导体管芯可以由各种过程形成，包括双极、
绝缘栅双极晶体管(IGBT)、CMOS、BiCMOS和MEMS。
[0057] 本公开所涉及领域的技术人员将理解，在要求保护的发明的范围内，许多其他实施方案和实施方案的变型是可能的，并且可以对所描述的实施方案进行进一步的添加、删除、替换和修改而不脱离本公开的范围。
