集成电路器件
阅读：785发布：2020-05-11
专利汇可以提供集成电路器件专利检索，专利查询，专利分析的服务。并且本 发明 公开一种集成 电路 器件，该集成电路器件包括： 块 衬底，包括第一导电类型阱和第二导电类型漂移区；堆叠图案，设置在块衬底上并且包括在第二导电类型漂移区上的掩埋绝缘图案和在掩埋绝缘图案上的 半导体 主体图案；栅极绝缘层，在第一导电类型阱的上表面上以及在堆叠图案的 侧壁 和上表面上；以及栅 电极 ，在栅极绝缘层上。栅电极包括与第一导电类型阱相对的第一栅极部分以及与第二导电类型漂移区相对的第二栅极部分，其中栅极绝缘层在第一栅极部分与第一导电类型阱之间，栅极绝缘层和堆叠图案在第二栅极部分与第二导电类型漂移区之间。，下面是集成电路器件专利的具体信息内容。
1.一种集成电路器件，包括：
块衬底；
在所述块衬底中的第一导电类型阱和第二导电类型漂移区；
在所述块衬底上的堆叠图案，其中所述堆叠图案包括在所述第二导电类型漂移区上的掩埋绝缘图案以及在所述掩埋绝缘图案上的半导体主体图案；
栅极绝缘层，在所述第一导电类型阱的上表面上以及在所述堆叠图案的侧壁和上表面上；
在所述栅极绝缘层上的栅电极，其中所述栅电极包括与所述第一导电类型阱相对的第一栅极部分和与所述第二导电类型漂移区相对的第二栅极部分，所述栅极绝缘层位于所述第一栅极部分与所述第一导电类型阱之间，所述栅极绝缘层和所述堆叠图案位于所述第二栅极部分与所述第二导电类型漂移区之间；
在所述第一导电类型阱中的源极区；以及
在所述第二导电类型漂移区中的漏极区。
2.根据权利要求1所述的集成电路器件，其中所述掩埋绝缘图案和所述半导体主体图案分别具有基本类似的平面形状。
3.根据权利要求1所述的集成电路器件，还包括至少部分地覆盖所述栅电极的侧壁和所述堆叠图案的侧壁的绝缘间隔物，
其中所述绝缘间隔物的至少部分地覆盖所述第一栅极部分的侧壁的第一部分的第一高度不同于所述绝缘间隔物的至少部分地覆盖所述第二栅极部分的侧壁的第二部分的第二高度。
4.根据权利要求1所述的集成电路器件，其中所述掩埋绝缘图案包括没有被所述栅电极覆盖的第一局部部分，其中所述半导体主体图案包括没有被所述栅电极覆盖的第二局部部分，以及
其中所述第一局部部分和所述第二局部部分位于所述栅电极与所述漏极区之间。
5.根据权利要求4所述的集成电路器件，还包括：
第一绝缘间隔物，至少部分地覆盖所述栅电极的侧壁；以及
第二绝缘间隔物，至少部分地覆盖所述堆叠图案的与所述漏极区相邻的侧壁，其中所述第一绝缘间隔物的部分至少部分地覆盖所述栅电极的在所述半导体主体图案上的所述侧壁，以及
其中所述第二绝缘间隔物至少部分地覆盖所述半导体主体图案的侧壁并且与所述第一绝缘间隔物的所述部分间隔开。
6.根据权利要求4所述的集成电路器件，还包括在所述半导体主体图案上的金属硅化物层，
其中所述金属硅化物层远离所述栅电极。
7.根据权利要求1所述的集成电路器件，其中从所述漏极区至所述栅电极的第一水平距离大于从所述漏极区至所述堆叠图案的第二水平距离，以及
其中所述半导体主体图案包括掺杂的半导体材料。
8.根据权利要求1所述的集成电路器件，还包括绝缘间隔物，所述绝缘间隔物至少部分地覆盖所述堆叠图案的与所述漏极区相邻的侧壁，
其中在所述第二导电类型漂移区中的所述漏极区在与所述绝缘间隔物自对准的位置。
9.根据权利要求1所述的集成电路器件，还包括绝缘间隔物，该绝缘间隔物覆盖所述堆叠图案的侧壁，在所述堆叠图案与所述漏极区之间，
其中所述漏极区与所述绝缘间隔物间隔开。
10.根据权利要求1所述的集成电路器件，其中所述第一导电类型阱和所述第二导电类型漂移区在所述块衬底的上表面彼此接触。
11.根据权利要求1所述的集成电路器件，其中所述第一导电类型阱与所述第二导电类型漂移区间隔开。
12.一种集成电路器件，包括：
衬底；
在所述衬底中的第一导电类型阱和第二导电类型漂移区；
在所述第二导电类型漂移区上的掩埋绝缘图案；
在所述掩埋绝缘图案上的包括半导体主体图案的场板；
在所述第一导电类型阱上以及在所述半导体主体图案上的栅极绝缘层，其中所述栅极绝缘层包括至少部分地覆盖所述半导体主体图案的侧壁的延部分；
在所述栅极绝缘层上的栅电极，其中所述栅电极覆盖所述第一导电类型阱的至少一部分和所述半导体主体图案的至少一部分，并且包括与所述栅极绝缘层的所述延伸部分相应的台阶；
在所述第一导电类型阱中的源极区；以及
在所述第二导电类型漂移区中的漏极区。
13.根据权利要求12所述的集成电路器件，其中从所述漏极区至所述栅电极的第一距离大于从所述漏极区至所述场板的第二距离。
14.根据权利要求12所述的集成电路器件，其中所述栅电极包括不与所述半导体主体图案重叠的第一栅极部分和与所述半导体主体图案重叠的第二栅极部分，以及其中所述第一栅极部分与所述第二导电类型漂移区的一部分重叠。
15.根据权利要求12所述的集成电路器件，其中所述半导体主体图案包括掺杂的硅。
16.根据权利要求12所述的集成电路器件，其中所述场板包括在所述半导体主体图案的没有被所述栅电极覆盖的部分上的金属硅化物层。
17.一种集成电路器件，包括：
块衬底，包括横向地彼此间隔开的第一区域和第二区域；
在所述第二区域中在所述块衬底上的掩埋绝缘层；
在所述第二区域中在所述掩埋绝缘层上的半导体主体；
在所述第一区域中的包括在所述块衬底中的第一沟道区的第一晶体管；以及在所述第二区域中的包括在所述半导体主体中的第二沟道区的第二晶体管，其中所述第一晶体管包括：
在所述第一区域中在所述块衬底中的第一导电类型阱和第二导电类型漂移区；
在所述第二导电类型漂移区上的掩埋绝缘图案；
在所述掩埋绝缘图案上的半导体主体图案；
第一栅电极，至少部分地覆盖所述第一导电类型阱、所述掩埋绝缘图案以及所述半导体主体图案，以及
其中所述掩埋绝缘图案在与所述掩埋绝缘层相同的相对于所述块衬底的高度处，以及其中所述半导体主体图案在与所述半导体主体相同的相对于所述块衬底的高度处。
18.根据权利要求17所述的集成电路器件，其中所述第一晶体管还包括：
在所述第一导电类型阱中的源极区；
在所述第二导电类型漂移区中的漏极区；以及
第一栅极绝缘层，在所述第一栅电极与所述第一导电类型阱之间以及在所述第一栅电极与所述半导体主体图案之间，以及
其中所述第二晶体管包括：
在所述半导体主体中的一对源极/漏极区；
在所述半导体主体上的第二栅极绝缘层；以及
在所述第二栅极绝缘层上的第二栅电极。
19.根据权利要求18所述的集成电路器件，其中所述第一栅极绝缘层和所述第二栅极绝缘层具有相同的厚度。
20.根据权利要求17所述的集成电路器件，其中所述第一晶体管为高电压晶体管，所述第二晶体管为低电压晶体管。
集成电路器件
技术领域
背景技术
[0002] 近来，随着手机、笔记本和/或个人计算机等移动设备的使用增加，对功率半导体器件的需求增加。在功率半导体器件中，当击穿电压增加以改善高压特性时，导通电阻也会增加。因此，会需要有利于优化击穿电压和导通电阻特性的结构以确保功率半导体器件中扩大的安全工作区(SOA)。发明内容
[0003] 根据本发明构思的示例实施方式，一种半导体器件可以包括：块衬底；在块衬底中的第一导电类型阱和第二导电类型漂移区；在块衬底上的堆叠图案，其中堆叠图案包括在第二导电类型漂移区上的掩埋绝缘图案以及在掩埋绝缘图案上的半导体主体图案；栅极绝缘层，在第一导电类型阱的上表面上以及在堆叠图案的侧壁和上表面上；在栅极绝缘层上的栅电极，其中栅电极包括与第一导电类型阱相对的第一栅极部分和与第二导电类型漂移区相对的第二栅极部分，其中栅极绝缘层在第一栅极部分与第一导电类型阱之间，栅极绝缘层和堆叠图案在第二栅极部分与第二导电类型漂移区之间；在第一导电类型阱中的源极区；以及在第二导电类型漂移区中的漏极区。
[0004] 根据本发明构思的示例实施方式，一种半导体器件可以包括：衬底；在衬底中的第一导电类型阱和第二导电类型漂移区；在第二导电类型漂移区上的掩埋绝缘图案；在掩埋绝缘图案上的包括半导体主体图案的场板；在第一导电类型阱和在半导体主体图案上的栅极绝缘层，其中栅极绝缘层包括至少部分地覆盖半导体主体图案的侧壁的延伸部分；在栅极绝缘层上的栅电极，其中栅电极覆盖第一导电类型阱的至少一部分和半导体主体图案的至少一部分，并且包括与栅极绝缘层的延伸部分相应的台阶；在第一导电类型阱中的源极区；以及在第二导电类型漂移区中的漏极区。
[0005] 根据本发明构思的示例实施方式，一种半导体器件可以包括：块衬底，包括横向地彼此间隔开的第一区域和第二区域；在第二区域中在块衬底上的掩埋绝缘层；在第二区域中在掩埋绝缘层上的半导体主体；在第一区域中的包括在块衬底中的第一沟道区的第一晶体管；以及在第二区域中的包括在半导体主体中的第二沟道区的第二晶体管。第一晶体管可以包括：在第一区域中在块衬底中的第一导电类型阱和第二导电类型漂移区；在第二导电类型漂移区上的掩埋绝缘图案；在掩埋绝缘图案上的半导体主体图案；第一栅电极，至少部分地覆盖第一导电类型阱、掩埋绝缘图案和半导体主体图案。掩埋绝缘图案可以在与掩埋绝缘层相同的相对于块衬底的高度处。半导体主体图案可以在与半导体主体相同的相对于块衬底的高度处。附图说明
[0006] 在结合附图阅读时，从以下的对其特定实施方式的详细描述，将更易于理解实施方式的其它特征，在附图中：
[0007] 图1A为示出根据本发明构思的示例实施方式的集成电路器件的元件的平面图。
[0008] 图1B为沿着图1A的线B-B'截取的截面图。
[0009] 图2至图7为示出根据本发明构思的示例实施方式的集成电路器件的截面图。
[0010] 图8A为示出根据本发明构思的其它示例实施方式的集成电路器件的元件的平面图。
[0011] 图8B为沿着图8A的线B-B'截取的截面图。
[0012] 图9至图15为示出根据本发明构思的其它示例实施方式的集成电路器件的截面图。
[0013] 图16A至图16G为示出根据本发明构思的示例实施方式的制造集成电路器件的方法中的中间阶段的截面图。
[0014] 图17A至图17D为示出根据本发明构思的示例实施方式的制造集成电路器件的方法中的中间阶段的截面图。
具体实施方式
[0015] 现在将参照附图在下文中更全面地描述各种示例实施方式。在本申请的全文中，相同的附图标记可表示相同的元件。在此使用时，术语“和/或”包括相关所列项目的一个或更多个的任意和所有组合。应该注意，关于一个实施方式描述的方面可以在不同的实施方式中结合，即使对其没有具体描述。也就是，所有实施方式和/或任何实施方式的特征可以以任何方式和/或组合被结合。
[0016] 在此使用时，术语“MOS(金属-氧化物-半导体)”可以是技术领域中广泛使用的术语，“M”可以表示各种类型的导体，而不限于只是金属，“S”可表示衬底或者半导体结构。此外，“O”可以包括各种类型的有机或无机材料，而不限于氧化物。术语“半导体”可以包括，但不限于，单晶半导体、多晶半导体、非晶半导体、IV族半导体和/或化合物半导体。另外，虽然部件的导电类型或掺杂区域可根据主要载流子的特性而被限定为“P型”或“N型”，但是这仅仅是为了便于描述，本发明构思不限于此。例如，术语“P型”或“N型”可被用作更广义的术语、“第一导电类型”或“第二导电类型”。这里，第一导电类型可以是P型或N型，第二导电类型可以是N型或P型。
[0017] 在以下的描述中，N沟道漏极延伸MOS(EDMOS)晶体管被用作示例实施方式来描述根据本发明构思的集成电路器件。然而，这是为了便于描述，本发明构思不限于此。例如，通过在本发明构思的范围内的各种修改和变化，可提供各种集成电路器件，包括P沟道EDMOS晶体管、P沟道EDMOS晶体管和N沟道EDMOS晶体管的组合、N沟道横向双扩散MOS(LDMOS)晶体管、P沟道LDMOS晶体管、或P沟道LDMOS晶体管和N沟道LDMOS晶体管的组合。
[0018] 在利用绝缘体上硅(SOI)衬底制造混合半导体器件诸如输入/输出(I/O)器件或者射频(RF)器件(在其中使用相对高的操作电压(VDD))时，可形成横向扩散金属氧化物半导体(LDMOS)结构。在制造工艺中，可完全去除SOI和掩埋氧化物(BOX)，并且可形成浅沟槽绝缘(STI)嵌入横向扩散金属氧化物半导体(STI嵌入LDMOS)晶体管。STI可增强热载流子注入(HCI)，但是栅极绝缘层会由于在栅极边缘处的相对高的电场而退化。此外，其它器件特性，诸如截止状态击穿电压(BVdss)、截止状态漏极漏电流(Idoff)、截止频率(Ft)和/或单元面积会退化。本发明构思的一些实施方式源自于一种发现：在形成LDMOS结构或者漏极延伸MOS(EDMOS)结构时，SOI和BOX可能未被完全去除，并且可能至少部分地留在漂移区上，使得栅电极的一部分与SOI和BOX的堆叠结构重叠。所得结构可改善诸如漏极漏电流、击穿电压、HCI、单元面积和截止频率的特性。
[0019] 图1A为示出根据本发明构思的示例实施方式的集成电路器件的元件的平面图。图1B为沿着图1A的线B-B'截取的截面图。
[0020] 参照图1A和图1B，集成电路器件100可以包括块衬底102，块衬底102包括第一导电类型的有源区AC。有源区AC可以由形成在块衬底102中的隔离区112限定。在这里使用时，术语“块衬底(bulk substrate)”意指仅由半导体制成的衬底。在一些实施方式中，块衬底102可以包括Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN和/或ZnS，但是不限于此。隔离区112可以包括氧化物层、氮化物层或者其组合。
[0021] 集成电路器件100可以包括多个EDMOS晶体管TR1。第一导电类型阱(P-WELL)122和第二导电类型漂移区(N-DRIFT)132可以形成在块衬底102的有源区AC中。作为一示例，EDMOS晶体管TR1可以包括N沟道，第一导电类型可以是P型，第二导电类型可以是N型。第二导电类型漂移区132可以包括N型掺杂区。
[0022] 第一导电类型阱122的上表面和第二导电类型漂移区132的上表面可以沿着水平方向(例如，X-Y平面方向)是大致平坦的。第一导电类型阱122和第二导电类型漂移区132可以在块衬底102的上表面处或者在与其相邻的块衬底102中彼此接触。
[0023] 包括掩埋绝缘图案104和半导体主体图案106的堆叠图案SP1可形成在块衬底102上。堆叠图案SP1可沿着水平方向延伸。掩埋绝缘图案104可接触第二导电类型漂移区132的上表面(或者可设置在第二导电类型漂移区132上)。半导体主体图案106可接触掩埋绝缘图案104的上表面(或者可设置在掩埋绝缘图案104上)。在一些实施方式中，掩埋绝缘图案104的平面形状和半导体主体图案106的平面形状可以基本相同。在一些实施方式中，掩埋绝缘图案104可以包括硅氧化物，半导体主体图案106可以包括硅，但是本发明构思不限于此。
[0024] 在集成电路器件100中，块衬底102的一部分可连同覆盖块衬底102的所述部分的堆叠图案SP1一起构成绝缘体上半导体(SOI)区域102A。在这里使用时，术语“SOI区域”意指具有其中块衬底102、掩埋绝缘图案104和半导体主体图案106被顺序堆叠的结构的区域。第二导电类型漂移区132的被堆叠图案SP1覆盖的部分可以构成SOI区域102A。
[0025] 在堆叠图案SP1中，掩埋绝缘图案104的厚度可以大于半导体主体图案106的厚度。例如，掩埋绝缘图案104可具有10nm至50nm的厚度，半导体主体图案106可具有5nm至20nm的厚度。
[0026] 栅极绝缘层140和栅电极150可顺序堆叠在块衬底102上。栅极绝缘层140和栅电极150可以在块衬底102上延伸以至少部分地覆盖第一导电类型阱122和堆叠图案SP1。
[0027] 栅极绝缘层140可以包括接触第一导电类型阱122的上表面并且沿着水平方向延伸的一部分和接触半导体主体图案106的上表面并且沿着水平方向延伸的另一部分。此外，栅极绝缘层140可以包括接触堆叠图案SP1的侧壁并且沿着垂直方向(例如，Z方向)延伸的垂直延伸部分140C。
[0028] 栅电极150可以包括与第一导电类型阱122的上表面相对的第一栅极部分150A和与第二导电类型漂移区132的上表面相对的第二栅极部分150B，其中栅极绝缘层140位于第一栅极部分150A与第一导电类型阱122之间，堆叠图案SP1和栅极绝缘层140位于第二栅极部分150B与第二导电类型漂移区132之间。第二栅极部分150B可以与堆叠图案SP1的掩埋绝缘图案104和半导体主体图案106垂直地重叠。第一栅极部分150A可以不与掩埋绝缘图案104和半导体主体图案106垂直地重叠。EDMOS晶体管TR1的沟道区可以形成在第一导电类型阱122的与第一栅极部分150A相对的部分中。
[0029] 栅电极150可进一步包括在第一栅极部分150A与第二栅极部分150B之间的台阶部分150C。栅电极150的台阶部分150C可以相应于栅极绝缘层140的垂直延伸部分140C。栅电极150的第一栅极部分150A、第二栅极部分150B和台阶部分150C可以彼此一体地联接从而形成整体结构。第一栅极部分150A可以与块衬底102间隔开第一距离，第一距离相应于栅极绝缘层140的厚度，第二栅极部分150B可以与块衬底102间隔开第二距离，第二距离大于第一距离。
[0030] 栅极绝缘层140可以插设在第一导电类型阱122与栅电极150的第一栅极部分150A之间以及在半导体主体图案106与栅电极150的第二栅极部分150B之间。
[0031] 栅电极150可以包括多晶硅、金属、导电金属氮化物或者其组合。金属可以包括Ti、Ta、W、Ru、Nb、Mo和/或Hf，但是不限于此。导电金属氮化物可以包括TiN、TaN或者其组合，但是不限于此。
[0032] 栅极绝缘层140可以包括硅氧化物、高k电介质材料或其组合。高k电介质材料可以包括具有比硅氧化物的介电常数大的介电常数的金属氧化物。例如，高k电介质材料可以包括铪氧化物、铪氮氧化物或铪硅氧化物，但不限于此。在一些实施方式中，栅极绝缘层140可以包括硅氧化物层和高k介电层的堆叠结构。
[0033] 源极区124可设置在第一导电类型阱122中。漏极区134可设置在第二导电类型漂移区132中。漏极区134可以与第一导电类型阱122横向地间隔开，其中第二导电类型漂移区132在漏极区134与第一导电类型阱122之间。为了实现由N沟道EDMOS构成的集成电路器件
100，第二导电类型漂移区132可以由N型掺杂区形成，源极区124和漏极区134可以由具有比第二导电类型漂移区132高的掺杂浓度的N+型掺杂区形成。源极区124可以被第一导电类型阱122至少部分地围绕。漏极区134可以被第二导电类型漂移区132至少部分地围绕。
100，第二导电类型漂移区132可以由N型掺杂区形成，源极区124和漏极区134可以由具有比第二导电类型漂移区132高的掺杂浓度的N+型掺杂区形成。源极区124可以被第一导电类型阱122至少部分地围绕。漏极区134可以被第二导电类型漂移区132至少部分地围绕。
[0034] 堆叠图案SP1、栅极绝缘层140和栅电极150的朝向漏极区134的侧壁可以与从块衬底102上的任一点延伸的垂直线对准，使得堆叠图案SP1、栅极绝缘层140和栅电极150的朝向漏极区134的侧壁可以在一个平面(例如，Y-Z平面)上延伸。
[0035] 栅极绝缘层140和栅电极150的侧壁可以被绝缘间隔物156至少部分地覆盖。在绝缘间隔物156中，在第一导电类型阱122上方覆盖第一栅极部分150A的侧壁的第一部分的高度可以小于在第二导电类型漂移区132上方覆盖第二栅极部分150B的侧壁的第二部分的高度。绝缘间隔物156的覆盖第二栅极部分150B的侧壁的第二部分也可以在栅电极150与漏极区134之间至少部分地覆盖堆叠图案SP1的侧壁。
[0036] 漏极区134可以形成于在块衬底102中的与绝缘间隔物156自对准的位置处。绝缘间隔物156可以包括氧化物层、氮化物层或者其组合。
[0038] 如图1A所示，包括栅极接触端子GCT、源极接触端子SCT和漏极接触端子DCT的多个接触CT可以设置在集成电路器件100中。所述多个接触CT中的每个的位置可以在本发明构思的不同实施方式中各种各样地变化而不限于图1A中示出的位置。
[0039] 图1A和图1B中示出的集成电路器件100可以包括堆叠图案SP1，该堆叠图案SP1设置在第二导电类型漂移区132的一部分上并且包括掩埋绝缘图案104和半导体主体图案106。堆叠图案SP1可以连同块衬底102的所述部分构成SOI区域102A。在集成电路器件100的EDMOS晶体管中，相对大的距离可以通过相对厚的掩埋绝缘图案104保持在栅电极150与第二导电类型漂移区132之间，从而可以减小栅电极150中的垂直电场。因此，可以减小或最小化热载流子注入(HCI)和栅漏重叠电容(Cgd)，可以抑制截止状态的漏电流，并且可以实现改善的截止频率特性(fT)。
[0040] 此外，掩埋绝缘图案104下面的第二导电类型漂移区132的相对宽的区域可以被用于电流引导。因此，相比于使用形成在块衬底102中的沟槽绝缘区而不是掩埋绝缘图案104的一般情况，电流路径可以相对缩短。由于这种缩短的电流路径，可以减小形成在栅电极150与漏极区134之间在第二导电类型漂移区132中的导通电阻(Ron)，因此改善最大电流驱动性能和最大跨导(Gm)。因此，在集成电路器件100中，可以扩展表示源漏电流和源漏电压的限制的安全操作区域(SOA)的边界，在安全操作区域处集成电路器件100可以稳定地或者可靠地操作而没有电退化或者故障，并且可以增强电性能。此外，集成电路器件100可以提供有利于减小EDMOS晶体管TR1的占用面积的结构，从而可以实现高度按比例缩小的集成电路器件。
[0041] 图2为示出根据本发明构思的示例实施方式的集成电路器件的截面图。相同的附图标记用于表示与图1A和图1B所示的相同元件，因此其详细描述将被省略。
[0042] 参照图2，集成电路器件100A可以具有与参照图1A和图1B描述的集成电路器件100相同的配置或者结构。然而，集成电路器件100A的EDMOS晶体管TR1A还可以包括在第一导电类型阱122中的第一导电类型的体接触区126。
[0043] 体接触区126和源极区124可以在第一导电类型阱122中形成为彼此接触。体接触区126可以具有比第一导电类型阱122的掺杂浓度高的掺杂浓度。体接触区126可以由P+型掺杂区形成。
[0044] 体接触端子BCT可以连接到体接触区126。在一些实施方式中，可以省略连接到体接触区126的体接触端子BCT。在一些实施方式中，体接触区126可以由电浮置阱区形成。
[0045] 图3为示出根据本发明构思的示例实施方式的集成电路器件的截面图。相同的附图标记用于表示与图1A、图1B和图2所示的相同元件，因此其详细描述将被省略。
[0046] 参照图3，集成电路器件100B可具有与参照图1A和图1B描述的集成电路器件100大致相同的配置或结构。然而，集成电路器件100B的EDMOS晶体管TR1B还可以包括在第一导电类型阱122中的第一导电类型的体接触区126和源极场绝缘层128。源极区124和体接触区126可彼此间隔开，并且源极场绝缘层128在源极区124与体接触区126之间。在集成电路器件100B中，可以省略连接到体接触区126的体接触端子BCT。
[0047] 图4为示出根据本发明构思的示例实施方式的集成电路器件的截面图。相同的附图标记用于表示与图1A和图1B所示的相同元件，因此其详细描述将被省略。
[0048] 参照图4，集成电路器件100C可具有与参照图1A和图1B描述的集成电路器件100大致相同的配置或结构。然而，集成电路器件100C的EDMOS晶体管TR1C还可以包括至少部分地覆盖栅电极150的上表面的第一金属硅化物层162、至少部分地覆盖源极区124的上表面的第二金属硅化物层164以及至少部分地覆盖漏极区134的上表面的第三金属硅化物层166。在一些实施方式中，第一至第三金属硅化物层162、164和166可以包括镍硅化物、钛硅化物或者铝硅化物，但是不限于此。
[0049] 图5为示出根据本发明构思的示例实施方式的集成电路器件的截面图。相同的附图标记用于表示与图4所示的相同元件，因此其详细描述将被省略。
[0050] 参照图5，集成电路器件100D可具有与参照图4描述的集成电路器件100C大致相同的配置或者结构。然而，集成电路器件100D的EDMOS晶体管TR1D可以包括在块衬底102的有源区AC中的第一导电类型阱122D和第二导电类型漂移区132D。第一导电类型阱122D和第二导电类型漂移区132D可以在块衬底102的上表面和与其邻近的块衬底102中彼此接触。在其中第一导电类型阱122D和第二导电类型漂移区132D在块衬底102的上表面处彼此接触的区域可位于栅电极150的第一栅极部分150A下面。第一导电类型阱122D可以位于沿着水平方向(例如，X方向)在远离漏极区134的方向上与堆叠图案SP1的一端间隔开第一距离L1的位置处。第二导电类型漂移区132D可以设置在堆叠图案SP1下面，并且可以在远离漏极区134的方向上沿着水平方向从堆叠图案SP1的所述一端进一步延伸第一距离L1。第一栅极部分150A可以包括与第二导电类型漂移区132D的上表面相对的部分。
[0051] 图6为示出根据本发明构思的示例实施方式的集成电路器件的截面图。相同的附图标记用于表示与图4所示的相同元件，因此其详细描述将被省略。
[0052] 参照图6，集成电路器件100E可以具有与参照图4描述的集成电路器件100C大致相同的配置或者结构。然而，集成电路器件100E的EDMOS晶体管TR1E可以包括在块衬底102的有源区AC中的第一导电类型阱122E和第二导电类型漂移区132E。第一导电类型阱122E和第二导电类型漂移区132E可以具有与参照图4描述的第一导电类型阱122和第二导电类型漂移区132类似的结构。然而，第二导电类型阱122E和第二导电类型漂移区132E可以彼此间隔开。
[0053] 第一导电类型阱122E可以设置于沿着水平方向在远离漏极区134的方向上与堆叠图案SP1的一端间隔开第二距离L2的位置处。第一导电类型阱122E与第二导电类型漂移区132E之间的间隔距离L3可以大于第二距离L2。第二导电类型漂移区132E的最接近源极区
124的端部可以位于堆叠图案SP1下面。因此，在水平方向上从源极区124至第二导电类型漂移区132E的距离可以大于在水平方向上从源极区124至堆叠图案SP1的距离。
124的端部可以位于堆叠图案SP1下面。因此，在水平方向上从源极区124至第二导电类型漂移区132E的距离可以大于在水平方向上从源极区124至堆叠图案SP1的距离。
[0054] HCI可以随着第二导电类型漂移区132E的最靠近源极区124的端部接近漏极区134而减小。然而，导通电阻会增加。因此，第一导电类型阱122E和第二导电类型漂移区132E之间的间隔距离L3可以基于期望的电特性被确定为改善或者优化击穿电压和导通电阻特性。
[0055] 图7为示出根据本发明构思的示例实施方式的集成电路器件的截面图。相同的附图标记用于表示与图4所示的相同元件，因此其详细描述将被省略。
[0056] 参照图7，集成电路器件100F可以具有与参照图4描述的集成电路器件100C大致相同的配置或者结构。然而，在集成电路器件100F的EDMOS晶体管TR1F中，漏极区134F可以设置在沿水平方向与堆叠图案SP1间隔开的位置处，并且第二导电类型漂移区132的一部分可以设置在堆叠图案SP1与漏极区134F之间。
[0057] 漏极区134F可以与绝缘间隔物156间隔开，该绝缘间隔物156至少部分地覆盖栅电极150的侧壁和堆叠图案SP1的侧壁。漏极区134F的上表面可以被第三金属硅化物层166F至少部分地覆盖。第三金属硅化物层166F可以包括镍硅化物、钛硅化物和/或铝硅化物。
[0058] 在图7的集成电路器件100F中，漂移长度可以由于第二导电类型漂移区132在水平方向上在栅电极150与漏极区134F之间具有增加的长度而增加，使得第二导电类型漂移区132中的电流路径可变得相对长。随着漏极区134F更远离堆叠图案SP1和源极区124，导通电阻的增加可以被抑制。因此，击穿电压和导通电阻特性可通过按需要保持在栅电极150与漏极区134F之间的改善或者优化的距离而被改善或者优化。
[0059] 在参照图4至图7描述的集成电路器件100C、100D、100E和100F中，第二导电类型漂移区132、132D和132E的宽度和/或堆叠图案SP1与漏极区134和134F之间的距离可以考虑基于电特性诸如击穿电压、漏电流、栅栅重叠电容、导通电阻、HCI等的权衡关系而被调整以提供具有改善或优化的电性能的集成电路器件。此外，作为结果，可获得在本发明构思的范围内的具有各种各样地修改和变化结构的各种结构的集成电路器件。
[0060] 图8A和图8B为示出根据本发明构思的其它示例实施方式的集成电路器件的视图。图8A为示出根据示例实施方式的集成电路器件的主要元件的平面图。图8B为沿着图8A的线B-B'截取的截面图。相同的附图标记用于表示与图1A和图1B中所示的相同元件，因此其详细描述将被省略。
[0061] 参照图8A和图8B，集成电路器件200可具有与参照图1A和图1B描述的集成电路器件100大致相同的配置或者结构。集成电路器件200可以包括多个EDMOS晶体管TR2。EDMOS晶体管TR2可以包括在块衬底102上的堆叠图案SP2。堆叠图案SP2可以包括掩埋绝缘图案104和由导电层形成的半导体主体图案206。在一些实施方式中，半导体主体图案206可以由掺杂有第二导电类型杂质的硅形成。在堆叠图案SP2中，掩埋绝缘图案104的平面形状可以与半导体主体图案206的平面形状大致相同。在堆叠图案SP2中，掩埋绝缘图案104的厚度可以大于半导体主体图案206的厚度。半导体主体图案206可以具有与参照图1A和图1B描述的半导体主体图案106大致相同的配置。
[0062] 在集成电路器件200中，堆叠图案SP2和块衬底102的被堆叠图案SP2覆盖的部分可构成SOI区域102A。
[0063] 栅极绝缘层240和栅电极250可顺序地堆叠在块衬底102上。栅极绝缘层240和栅电极250可以在块衬底102上延伸以覆盖第一导电类型阱122的一部分和堆叠图案SP2的一部分。栅电极250可以包括与第一导电类型阱122的上表面相对的第一栅极部分250A、与第二导电类型漂移区132的上表面相对的第二栅极部分250B以及在第一栅极部分250A与第二栅极部分250B之间的台阶部分250C，其中栅极绝缘层240在第一栅极部分250A与第一导电类型阱122之间，堆叠图案SP2和栅极绝缘层240在第二栅极部分250B与第二导电类型漂移区132之间。栅极绝缘层240和栅电极250可具有与参照图1A和图1B描述的栅极绝缘层140和栅电极150大致相同的配置。
[0064] 堆叠图案SP2可以包括在栅电极250与漏极区134之间的没有被栅极绝缘层240和栅电极250覆盖的部分。因此，掩埋绝缘图案104的没有被栅电极250覆盖的局部部分和半导体主体图案206的没有被栅电极250覆盖的局部部分可以设置在栅电极250与漏极区134之间。
[0065] 栅极绝缘层240和栅电极250的侧壁可以被第一绝缘间隔物256至少部分地覆盖。第一绝缘间隔物256的第二部分可以与块衬底102间隔开且堆叠图案SP2在第一绝缘间隔物
256的第二部分与块衬底102之间，并且可以在半导体主体图案206的上表面上至少部分地覆盖栅极绝缘层240的侧壁和栅电极250的侧壁。例如，第一绝缘间隔物256的至少部分地覆盖第二栅极部分250B的侧壁的第二部分可以设置在半导体主体图案206上。第一绝缘间隔物256的至少部分地覆盖第一栅极部分250A的侧壁的第一部分和第一绝缘间隔物256的至少部分地覆盖第二栅极部分250B的侧壁的第二部分可以具有基本相同的高度。第一绝缘间隔物256可以包括与参照图1A和图1B描述的绝缘间隔物156相同的材料。
256的第二部分与块衬底102之间，并且可以在半导体主体图案206的上表面上至少部分地覆盖栅极绝缘层240的侧壁和栅电极250的侧壁。例如，第一绝缘间隔物256的至少部分地覆盖第二栅极部分250B的侧壁的第二部分可以设置在半导体主体图案206上。第一绝缘间隔物256的至少部分地覆盖第一栅极部分250A的侧壁的第一部分和第一绝缘间隔物256的至少部分地覆盖第二栅极部分250B的侧壁的第二部分可以具有基本相同的高度。第一绝缘间隔物256可以包括与参照图1A和图1B描述的绝缘间隔物156相同的材料。
[0066] 堆叠图案SP2的邻近漏极区134的侧壁可以被第二绝缘间隔物258至少部分地覆盖。第二绝缘间隔物258可以远离第一绝缘间隔物256。第二绝缘间隔物258可以至少部分地覆盖掩埋绝缘图案104和半导体主体图案206的邻近漏极区134的侧壁。第二绝缘间隔物258可以包括与第一绝缘间隔物256相同的材料。
[0067] 漏极区134可以设置在块衬底102中的与第二绝缘间隔物258自对准的位置处。在集成电路器件200中，因为堆叠图案SP2的没有被栅电极250覆盖的所述部分设置在栅电极250与漏极区134之间，所以从漏极区134到栅电极250的水平距离可以大于从漏极区134到堆叠图案SP2的水平距离。在第二导电类型漂移区132中的电流路径的长度可以基于栅电极
250和堆叠图案SP2的每个在X方向上的宽度而改变。因此，基于EDMOS晶体管TR2的击穿电压以及在第二导电类型漂移区132中的形成在栅电极250与漏极区134之间的导通电阻，栅电极250和堆叠图案SP2中的每个在X方向上的宽度可以被确定以确保改善或者优化的性能。
250和堆叠图案SP2的每个在X方向上的宽度而改变。因此，基于EDMOS晶体管TR2的击穿电压以及在第二导电类型漂移区132中的形成在栅电极250与漏极区134之间的导通电阻，栅电极250和堆叠图案SP2中的每个在X方向上的宽度可以被确定以确保改善或者优化的性能。
[0068] 在堆叠图案SP2中，半导体主体图案206可以用作场板。半导体主体图案206可以连接到场板接触端子FCT。
[0069] 如图8A所示，集成电路器件200包括构成栅极接触端子GCT、源极接触端子SCT、漏极接触端子DCT和场板接触端子FCT的多个接触CT。所述多个接触CT中的每个的位置可以各种各样地变化而不限于图8所示的位置。
[0070] 在第二导电类型漂移区132中漂移的电子量可以使用半导体主体图案206作为场板来增加，因此改善了电流驱动力并且减小了导通电阻。此外，通过调整使用场板接触端子FCT施加到半导体主体图案206的偏压，可以加宽在第二导电类型漂移区132中的耗尽区的宽度，可以减小在第二导电类型漂移区132的表面处产生的不期望的峰值电场，并且可以减小在栅电极250的边缘部分处的电场浓度从而增加击穿电压。因此，集成电路器件200可以被有利地使用以实现需要相对高的操作电压的输入/输出(I/O)电路或者RF电路。
[0071] 在一些实施方式中，集成电路器件200可以进一步包括如图2所示的体接触区126。在一些实施方式中，集成电路器件200可以进一步包括如图3所示的体接触区126和源极场绝缘层128。
[0072] 图9为示出根据本发明构思的示例实施方式的集成电路器件的截面图。相同的附图标记用于表示如图8A和图8B所示的相同元件，因此其详细描述将被省略。
[0073] 参照图9，集成电路器件200A可以具有与参照图8A和图8B描述的集成电路器件200大致相同的配置或者结构。然而，集成电路器件200A的EDMOS晶体管TR2A可以进一步包括至少部分地覆盖栅电极250的上表面的第一金属硅化物层262、至少部分地覆盖源极区124的上表面的第二金属硅化物层264、至少部分地覆盖漏极区134的上表面的第三金属硅化物层266、和至少部分地覆盖半导体主体图案206的上表面的第四金属硅化物层268。第四金属硅化物层268可以至少部分地覆盖半导体主体图案206的没有被栅电极250覆盖的部分。半导体主体图案206和第四金属硅化物层268可以构成场板。
[0074] 在一些实施方式中，第一至第四金属硅化物层262、264、266和268可以包括镍硅化物、钛硅化物和/或铝硅化物，但是不限于此。
[0075] 图10为示出根据本发明构思的其它示例实施方式的集成电路器件的截面图。相同的附图标记用于表示与图9所示的相同元件，因此其详细描述将被省略。
[0076] 参照图10，集成电路器件200B可以具有与参照图9描述的集成电路器件200A大致相同的配置或者结构。然而，集成电路器件200B的EDMOS晶体管TR2B可以包括在块衬底102的有源区AC中的第一导电类型阱222B和第二导电类型漂移区232B。第一导电类型阱222B和第二导电类型漂移区232B可以在块衬底102的上表面处和在与其邻近的块衬底102中彼此接触。其中第一导电类型阱222B和第二导电类型漂移区232B在块衬底102的上表面处彼此接触的区域可以位于第一栅极部分250A下面。第一导电类型阱222B可以设置于沿着水平方向在远离漏极区134的方向上与堆叠图案SP2的一端间隔开第一距离L21的位置处。第二导电类型漂移区232B可以设置在堆叠图案SP2下面，并且可以沿着水平方向在远离漏极区134的方向上从堆叠图案SP2的所述一端进一步延伸第一距离L21。第一栅极部分250A可以包括与第二导电类型漂移区232B的上表面相对的部分。
[0077] 图11为示出根据本发明构思的其它示例实施方式的集成电路器件的截面图。相同的附图标记用于表示与图9所示的相同元件，因此其详细描述将被省略。
[0078] 参照图11，集成电路器件200C可以具有与参照图9描述的集成电路器件200A大致相同的配置或者结构。然而，集成电路器件200C的EDMOS晶体管TR2C可以包括在块衬底102的有源区AC中的第一导电类型阱222C和第二导电类型漂移区232C。第一导电类型阱222C和第二导电类型漂移区232C可以彼此间隔开。
[0079] 第一导电类型阱222C可以设置于沿着水平方向在远离漏极区134的方向上与堆叠图案SP2的一端间隔开第二距离L22的位置处。第一导电类型阱222C和第二导电类型漂移区232C之间的间隔距离L23可以大于第二距离L22。第二导电类型漂移区232C的最靠近源极区
124的端部可以位于堆叠图案SP2下面。因此，从源极区124到第二导电类型漂移区232C的水平距离可以大于从源极区124到堆叠图案SP2的水平距离。
124的端部可以位于堆叠图案SP2下面。因此，从源极区124到第二导电类型漂移区232C的水平距离可以大于从源极区124到堆叠图案SP2的水平距离。
[0080] 基于间隔距离L23，考虑HCI特性和/或导通电阻特性，第一导电类型阱222C与第二导电类型漂移区232C之间的间隔距离L23可以被确定以改善或优化击穿电压和导通电阻特性。
[0081] 图12为示出根据本发明构思的其它示例实施方式的集成电路器件的截面图。相同的附图标记用于表示与图9所示的相同元件，因此其详细描述将被省略。
[0082] 参照图12，集成电路器件200D可以具有与参照图9描述的集成电路器件200A大致相同的配置或结构。然而，在集成电路器件200D的EDMOS晶体管TR2D中，漏极区234D可设置于在水平方向上与堆叠图案SP2间隔开的位置处，第二导电类型漂移区132的一部分可设置在堆叠图案SP2与漏极区234D之间。
[0083] 漏极区234D可以与至少部分地覆盖堆叠图案SP2的侧壁的第二绝缘间隔物258间隔开。漏极区234D的上表面可以被第三金属硅化物层266D覆盖。第三金属硅化物层266D可以包括镍硅化物、钛硅化物和/或铝硅化物。
[0084] 在图12的集成电路器件200D中，漂移长度可以由于第二导电类型漂移区132在堆叠图案SP2与漏极区234D之间在水平方向上具有增加的长度而增加，使得第二导电类型漂移区132中的电流路径可变得相对长。当漏极区234D更远离堆叠图案SP2和源极区124时，导通电阻的增加可以被抑制。因此，击穿电压和/或导通电阻特性可以通过按需要保持栅电极250与漏极区234D之间的改善或优化的距离而被改善或优化。
[0085] 在参照图9至图12描述的集成电路器件200A、200B、200C和200D中，基于电特性诸如击穿电压、漏电流、栅栅重叠电容、导通电阻、HCI等的权衡关系，第二导电类型漂移区132、232B和232C的宽度和/或堆叠图案SP2与漏极区134和234D中的每个之间的距离可以被调整以获得具有改善或者优化的电性能的集成电路器件。此外，作为结果，可以获得在本发明构思的范围内的具有各种各样地修改和变化结构的各种各样的结构的集成电路器件。
[0086] 图13为示出根据本发明构思的其它示例实施方式的集成电路器件的截面图。相同的附图标记用于表示与图9所示的相同元件，因此其详细描述将被省略。
[0087] 参照图13，集成电路器件200E可以具有与参照图9描述的集成电路器件200A大致相同的配置或者结构。然而，在集成电路器件200E的EDMOS晶体管TR2E中，栅电极250E在X方向上的宽度可以小于如图9所示的栅电极250在X方向上的宽度，堆叠图案SP2E在X方向上的宽度可以小于如图9所示的堆叠图案SP2在X方向上的宽度。集成电路器件200E可以被有利地应用于作为高度地按比例缩小的结果的具有减小或者最小的单元尺寸的减小的高集成电路器件。
[0088] 在集成电路器件200E的堆叠图案SP2E中，其被栅电极250E至少部分地覆盖的部分在X方向上的宽度X1可以小于其没有被栅电极250E覆盖的另一部分在X方向上的宽度X2。然而，堆叠图案SP2E的被栅电极250E至少部分地覆盖的所述部分在X方向上的宽度X1可以在本发明构思的范围内被各种各样地设置。例如，堆叠图案SP2E的被栅电极250E至少部分地覆盖的所述部分在X方向上的宽度X1可以等于或者大于堆叠图案SP2E的没有被栅电极250E覆盖的另一部分在X方向上的宽度X2。
[0089] 在集成电路器件200E中，栅电极250E在X方向上的宽度、堆叠图案SP2E在X方向上的宽度、以及堆叠图案SP2E的被栅电极250E至少部分地覆盖的所述部分在X方向上的宽度X1可以被设置为改善或者优化击穿电压和/或导通电阻特性。
[0090] 图14为示出根据本发明构思的其它示例实施方式的集成电路器件的截面图。相同的附图标记用于表示与图9所示的相同元件，因此其详细描述将被省略。
[0091] 参照图14，在集成电路器件300中，块衬底102可以包括在水平方向(例如，X方向或者Y方向)上彼此间隔开的第一区域I、第二区域II和第三区域III。
[0092] 在一些实施方式中，第一区域I可以是高电压区，在其中形成受到相对高的操作电压的高电压晶体管，第二区域II和第三区域III可以是低电压区，在其中形成受到相对低的操作电压的低电压晶体管。当在这里使用时，高电压晶体管意指其操作电压大于1.0V的晶体管，低电压晶体管意指其操作电压为1.0V或更小的晶体管。
[0093] 第一区域I可以是在其中形成具有高可靠性的晶体管的区域，即使其阈值电压相对高并且其开关速度不快。第一区域I可以是在其中形成外围电路的区域，该外围电路用于实现将外部数据输入到集成电路器件300的内部电路并且将来自集成电路器件300的内部电路的数据输出至外部的功能。在第一区域I中，可形成用于输入/输出电路的高电压开关器件、用于RF电路的高电压收发器、功率放大器、转换器、增压器和/或静电放电保护电路的一部分，但是本发明构思不限于此。
[0094] 第二区域II和第三区域III可以是在其中形成具有相对低的阈值电压和高开关速度的晶体管的区域。第二区域II和第三区域III可以每个是在其中单位存储单元布置成矩阵形式的单元阵列区域的一部分。第二区域II和第三区域III可以每个是逻辑单元区或者存储单元区。逻辑单元区可以包括包含多个电路元件的各种各样类型的逻辑单元，诸如晶体管或者电阻器，作为执行期望的逻辑功能的标准单元，诸如计数器、缓冲器等。存储单元区可以是在其中形成SRAM、DRAM、RRAM和PRAM中的至少之一的存储单元的区域。
[0095] 在第一区域I中，可以设置第一晶体管TR31。第一晶体管TR31可以具有与参照图1A至图1B描述的EDMOS晶体管TR1相同的结构，但是本发明构思不限于此。例如，第一区域I中的第一晶体管TR31可以具有与参照图2至图7以及其修改描述的EDMOS晶体管TR1A、TR1B、TR1C、TR1D、TR1E和TR1F中的至少一个大致相同的结构。
[0096] 第二区域II可以包括在其中块衬底102、掩埋绝缘层304和半导体主体306被顺序地堆叠的SOI结构。设置在第二区域II中的第二晶体管TR32可以是利用SOI结构实现的完全耗尽晶体管。第二晶体管TR32可以包括在由第一器件隔离层312限定的半导体主体306中的沟道区CH2、顺序地堆叠在沟道区CH2上的栅极绝缘层314和栅电极316、以及在半导体主体306中在栅电极316的相反两侧的一对源极/漏极区318。栅电极316的相反侧壁可以被绝缘间隔物320至少部分地覆盖。
[0097] 在第三区域III中，有源区AC3可以被第二器件隔离层322限定在块衬底102中。第三晶体管TR33可以设置在第三区域III中。第三区域TR33可以包括顺序地堆叠在有源区AC3上的栅极绝缘层334和栅电极336以及在有源区AC3中在栅电极336的相反两侧的一对源极/漏极区338。第三晶体管TR33的沟道区CH3可以设置在该对源极/漏极区338之间的有源区AC3中。栅电极336的相反侧壁可以被绝缘间隔物340覆盖。
[0098] 在图14所示的集成电路器件300中，第一晶体管TR31的掩埋绝缘图案104可位于与第二区域II中的掩埋绝缘层304相同的高度LV1，第一晶体管TR31的半导体主体图案106可以位于与第二区域II中的半导体主体306相同的高度LV2。当在这里使用时，术语“高度”意指从块衬底102的上表面起在垂直方向(例如，Z方向)上的距离。第一晶体管TR31的掩埋绝缘图案104可以由与第二区域II中的掩埋绝缘层304相同的材料形成。
[0099] 在集成电路器件300中，第一晶体管TR31的栅极绝缘层140可以具有与第二区域II中的第二晶体管TR32的栅极绝缘层314和第三区域III中的第三晶体管TR33的栅极绝缘层334中的至少一个相同的厚度。在一些实施方式中，第一区域I中的栅极绝缘层140可以具有大约25至 的相对薄的厚度。例如，第一区域I中的栅极绝缘层140可具有包括硅氧化物层和铪氧化物层的双层结构。在这种情况下，第一区域I中的栅极绝缘层140可以包括大约
10至 的硅氧化物层和大约15至 的铪氧化物层。当第一区域I中的第一晶体管TR31的栅极绝缘层140形成得相对薄时，第一晶体管T31的最大跨导(Gm)可以被改善，从而可以实现改善的截止频率(fT)特性。
10至 的硅氧化物层和大约15至 的铪氧化物层。当第一区域I中的第一晶体管TR31的栅极绝缘层140形成得相对薄时，第一晶体管T31的最大跨导(Gm)可以被改善，从而可以实现改善的截止频率(fT)特性。
[0100] 图15为示出根据本发明构思的示例实施方式的集成电路器件的截面图。相同的附图标记用于表示与图8B和图14所示的相同元件，因此其详细描述将被省略。
[0101] 参照图15，集成电路400可以包括在块衬底102的第一区域I中的第一晶体管TR41。
[0102] 第一晶体管TR41可以具有与参照图8A和图8B描述的EDMOS晶体管TR2实质上相同的结构，但是本发明构思不限于此。例如，第一区域I中的第一晶体管TR41可以具有与如参照图9至图13描述的EDMOS晶体管TR2A、TR2B、TR2C、TR2D和TR2E中的至少一个以及其修改相同的结构。
[0103] 作为完全耗尽晶体管的第二晶体管TR42可以设置在第二区域II中，第三晶体管TR43可以设置在第三区域III中。第二晶体管TR42和第三晶体管TR43可以是与参照图14描述的第二晶体管TR32和第三晶体管TR33相同的结构。
[0104] 在集成电路器件400中，第一晶体管TR41的掩埋绝缘图案104可位于与第二区域II中的掩埋绝缘层304相同的高度LV3，第一晶体管TR41的半导体主体图案206可位于与第二区域II中的半导体主体306相同的高度LV4。第一晶体管TR41的掩埋绝缘图案104可以由与第二区域II中的掩埋绝缘层304相同的材料形成。
[0105] 在集成电路器件400中，第一晶体管TR41的栅极绝缘层240可以具有与第二区域II中的第二晶体管TR42的栅极绝缘层314和第三区域III中的第三晶体管TR43的栅极绝缘层334中的至少一个相同的厚度。栅极绝缘层240可以具有与参照图14描述的栅极绝缘层140相同的配置。当第一区域I中的第一晶体管TR41的栅极绝缘层240形成得相对薄时，可以改善第一晶体管T41的最大跨导(Gm)，从而可以实现改善的截止频率(fT)特性。
[0106] 图16A至图16G为示出根据本发明构思的示例实施方式的制造集成电路器件的方法的阶段的截面图。制造图4所示的集成电路器件100C及其修改的方法将参照图16A至图16G被描述。相同的附图标记用于表示与图1A至图7所示的相同元件，因此其详细描述将被省略。
[0107] 参照图16A，可以提供包括块衬底102、掩埋绝缘层BOX和顶半导体层TS的SOI晶片WF。可以在SOI晶片WF上形成至少部分地覆盖顶半导体层TS的一部分的掩模图案M1。
[0109] 在图14所示的集成电路器件300或者图15所示的集成电路器件400由SOI晶片WF形成的情况下，SOI晶片WF的块衬底102可以包括图14或图15所示的第一区域I、第二区域II和第三区域III。在第一区域I中，顶半导体层TS的上表面的至少一部分可以被掩模图案M1覆盖。第二区域II中的掩模图案M1可以形成为完全覆盖顶半导体层TS。第三区域III中的顶半导体层TS可以不被掩模图案M1覆盖。
[0110] 参照图16B，可以使用掩模图案M1作为蚀刻掩模来各向异性地蚀刻掩埋绝缘层BOX的至少一部分和顶半导体层TS的至少一部分，以在块衬底102上形成包括掩埋绝缘图案104和半导体主体图案106的堆叠图案SP1。堆叠图案SP1和块衬底102的被堆叠图案SP1覆盖的至少一部分可以构成SOI区域102A。
[0111] 在形成图14所示的集成电路器件300或者图15所示的集成电路器件400的情况下，在在第一区域I中形成堆叠图案SP1时，掩埋绝缘层BOX和顶半导体层TS可以保留在第二区域II中并且可以在第三区域III中被至少部分地去除以暴露块衬底102的上表面。
[0112] 参照图16C，在从图16B的所得结构至少部分地去除掩模图案M1之后，可以在块衬底102中顺序地形成第一导电类型阱(P-WELL)122和第二导电类型漂移区(N-DRIFT)132。
[0113] 为了形成第一导电类型阱122，可以将p型杂质离子诸如硼(B)注入到块衬底102中。为了形成第二导电类型漂移区132，可以将n型杂质离子诸如磷(P)或砷(As)注入到块衬底102中。在注入p型杂质离子和n型杂质离子之前，可以在图16B的所得结构上形成保护层。在经由该保护层注入p型杂质离子和n型杂质离子之后，可以去除该保护层。该保护层可以由硅氧化物形成，但是不限于此。
[0114] 用于p型杂质离子的注入工艺的离子注入掩模图案和用于n型杂质离子的注入工艺的离子注入掩模图案的每个的形状或尺寸可以被修改，以制造根据本发明构思的示例实施方式的各种各样的结构的集成电路器件。在一些实施方式中，为了形成图5所示的集成电路器件100D，代替第一导电类型阱122和第二导电类型漂移区132，可以形成图5所示的第一导电类型阱122D和第二导电类型漂移区132D。在一些实施方式中，为了形成图6中所示的集成电路器件100E，代替第一导电类型阱122和第二导电类型漂移区132，可以形成图6所示的第一导电类型阱122E和第二导电类型漂移区132E。
[0115] 参照图16D，在图16C的所得结构上形成栅极绝缘层140和栅电极150之后，可以形成绝缘间隔物156以至少部分地覆盖栅极绝缘层140和栅电极150中的每个的侧壁。
[0116] 为了形成栅极绝缘层140和栅电极150，可以顺序地形成初始栅极绝缘层和初始栅电极层，以至少部分地覆盖图16C的所得结构的整个表面，然后可以图案化该初始栅极绝缘层和初始栅电极层以形成栅极绝缘层140和栅电极150。为了形成绝缘间隔物156，共形地形成绝缘层以至少部分地覆盖包括栅电极150的所得结构，然后可以回蚀刻该绝缘层。该绝缘层可以由氧化物层、氮化物层或者其组合形成。
[0117] 绝缘间隔物156的至少部分地覆盖栅电极150的第二栅极部分150B的侧壁的第二部分可以也形成为至少部分地覆盖堆叠图案SP1的侧壁。在形成绝缘间隔物156之后，绝缘间隔物156的高度可以基于位置改变。例如，绝缘间隔物156的至少部分地覆盖栅电极150的第二栅极部分150B的第二部分的高度H2可以大于绝缘间隔物156的至少部分地覆盖栅电极150的第一栅极部分150A的第一部分的高度H1。
[0118] 参照图16E，可以在第一导电类型阱122中形成源极区124，并且可以在第二导电类型漂移区132中形成漏极区134。为了形成源极区124和漏极区134，可以将n型杂质离子诸如磷(P)或者砷(As)注入在第一导电类型阱122和第二导电类型漂移区132中。在一些实施方式中，在形成源极区124和漏极区134之前，可以在图16D的所得结构上形成保护层，并且可以经过该保护层执行注入杂质离子的工艺。在形成源极区124和漏极区134之后，可以去除该保护层。该保护层可以由硅氧化物形成，但是不限于此。源极区124和漏极区134中的每个可以形成在与绝缘间隔物156自对准的位置处。
[0119] 在一些实施方式中，为了形成图2所示的集成电路器件100A，可以在第一导电类型阱122中进一步形成图2所示的体接触区126。在一些实施方式中，为了形成图3所示的集成电路器件100B，可以在第一导电类型阱122中进一步形成图3所示的体接触区126和源极场绝缘层128。源极场绝缘层128可以通过浅沟槽隔离(STI)工艺形成。源极场绝缘层128可以由氧化物层形成。体接触区126可以在形成源极区124和漏极区134之前或之后形成。
[0120] 在一些实施方式中，为了形成图7所示的集成电路器件100F，代替图16E所示的漏极区134，可以在第二导电类型漂移区132中形成漏极区134F以使其在水平方向上与堆叠图案SP1间隔开。
[0121] 参照图16F，在图16E的所得结构上进行硅化工艺，以形成第一至第三金属硅化物层162、164和166，从而可形成图4所示的EDMOS晶体管TR1C。
[0122] 在一些实施方式中，在图7所示的漏极区134F在第二导电类型漂移区132中设置为在水平方向上与堆叠图案SP1间隔开的情况下，可以在漏极区134F的上表面上形成第三金属硅化物层166F。在形成图1B所示的集成电路器件100的情况下，可以省略参照图16F描述的硅化工艺。
[0123] 参照图16G，绝缘覆盖层182和层间绝缘层184可以形成在图16F的所得结构上，然后可以被部分地蚀刻以形成暴露源极区124上的第二金属硅化物层164和漏极区134上的第三金属硅化物层166的多个接触孔CH。可以形成多个导电接触插塞186以至少部分地填充所述多个接触孔CH。所述多个导电接触插塞186可以构成图1A所示的所述多个接触CT。
[0124] 在图14所示的集成电路器件300由图16A所示的SOI晶片WF形成的情况下，具有与图1B所示的EDMOS晶体管TR1相同的结构的第一晶体管TR31可以通过参照图16A至图16F描述的工艺形成在第一区域I中，第二晶体管TR32可形成在第二区域II中，第三晶体管TR33可形成在第三区域III中。第一晶体管TR31、第二晶体管TR32和第三晶体管TR33中的每个的元件的形成顺序可以被各种各样地确定。在一些实施方式中，第一晶体管TR31、第二晶体管TR32和第三晶体管TR33中的每个的元件中的至少一些可以同时形成。
[0125] 根据参照图16A至图16G描述的集成电路器件的制造方法，图16A所示的SOI晶片可以被处理，使得堆叠图案SP1可以留在块衬底102的一部分上，以形成包括SOI区域102A的EDMOS晶体管TR1C。栅电极150与第二导电类型漂移区132之间的相对大的距离可以使用在堆叠图案SP1中包括的相对厚的掩埋绝缘图案104而得以保持，以减小栅电极150中的垂直电场。因此，在EDMOS晶体管TR1C中，可以减小或最小化HCI和栅漏重叠电容(Cgd)，可以抑制在截止状态下的漏电流，从而可以实现改善的截止频率(fT)特性。
[0126] 图17A至图17D为示出根据本发明构思的示例实施方式的集成电路器件的制造方法中的阶段的截面图。制造图9所示的集成电路器件200A及其修改的方法将参照图17A至图17D被描述。相同的附图标记用于表示与图1A至图16G所示的相同元件，因此其详细描述将被省略。
[0127] 参照图17A，通过与参照图16A至16C描述的方法的类似方法，可以在块衬底102上形成包括掩埋绝缘图案104和半导体主体图案106的堆叠图案SP1，并且可以在块衬底102中形成第一导电类型阱122和第二导电类型漂移区132。
[0128] 在一些实施方式中，为了形成图10所示的集成电路器件200B，可以形成图10所示的第一导电类型阱222B和第二导电类型漂移区232B，而不是第一导电类型阱122和第二导电类型漂移区132。在一些实施方式中，为了形成图11所示的集成电路器件200C，可以形成图11所示的第一导电类型阱222C和第二导电类型漂移区232C，而不是第一导电类型阱122和第二导电类型漂移区132。
[0129] 然后，通过与参照图16D描述的方法的类似方法，可以在块衬底102上形成栅极绝缘层240和栅电极250，并且可以形成至少部分地覆盖栅极绝缘层240和栅电极250中的每个的侧壁的第一绝缘间隔物256以及至少部分地覆盖堆叠图案SP1的侧壁的第二绝缘间隔物258。
[0130] 栅极绝缘层240和栅电极250可以形成为至少部分地覆盖堆叠图案SP1的一部分。
[0131] 为了形成第一绝缘间隔物256和第二绝缘间隔物258，可以形成绝缘层以共形地至少部分地覆盖包括栅电极250的所得结构，然后可以回蚀刻该绝缘层。第一绝缘间隔物256和第二绝缘间隔物258可以由该绝缘层同时形成。第一绝缘间隔物256的至少部分地覆盖栅电极250的第二栅极部分250B的侧壁的第二部分可以形成在半导体主体图案106上。第一绝缘间隔物256的至少部分地覆盖栅电极250的第二栅极部分250B的侧壁的第二部分和第一绝缘间隔物256的至少部分地覆盖栅电极250的第一栅极部分250A的侧壁的第一部分可以具有基本相同的高度H3。在形成第一绝缘间隔物256和第二绝缘间隔物258之后，半导体主体图案106的上表面可以在栅电极250的第二栅极部分250B周围暴露。
[0132] 参照图17B，可以通过与参照图16E描述的方法的类似方法形成源极区124和漏极区134。然而，在本实施方式中，在n型杂质离子被注入到第一导电类型阱122和第二导电类型漂移区132中以形成源极区124和漏极区134时，n型杂质离子可经由半导体主体图案106的暴露上表面被注入到半导体主体图案106中。被注入到半导体主体图案106中的n型杂质离子可以通过以下的退火工艺而扩散到半导体主体图案106内。因此，可以形成包括由掺杂的导电半导体材料形成的半导体主体图案206的堆叠图案SP2。
[0133] 在一些实施方式中，可以在第一导电类型阱122中进一步形成图2所示的主体接触区126。在一些实施方式中，可以在第一导电类型阱122中进一步形成图3所示的主体接触区126和源极场绝缘层128。在一些实施方式中，为了形成图12所示的集成电路器件200D，可以形成图12所示的漏极区234D，而不是图17B所示的漏极区134。
[0134] 参照图17C，通过与参照图16F描述的方法的类似方法，可以通过硅化工艺在图17B的所得结构上形成第一至第三金属硅化物层262、264和266，以形成图9中所示的EDMOS晶体管TR2A。
[0135] 在一些实施方式中，在图12所示的漏极区234D在第二导电类型漂移区132中设置为在水平方向上与堆叠图案SP2间隔开的情况下，第三金属硅化物层266D可以形成在漏极区234D的上表面上。在形成图8B所示的集成电路器件200的情况下，可以省略参照图17C描述的硅化工艺。
[0136] 参照图17D，通过与参照图16G描述的方法的类似方法，绝缘覆盖层182和层间绝缘层184可以顺序地形成，然后可以被部分地蚀刻以形成所述多个接触孔CH，并且所述多个导电接触插塞186可以形成为填充所述多个接触孔CH。所述多个导电接触插塞186可以构成所述多个接触CT。
[0137] 在一些实施方式中，根据参照图17A至图17D描述的工艺，在图15所示的集成电路器件400由图16A所示的SOI晶片WF形成的情况下，具有与图8B所示的EDMOS晶体管TR2相同的结构的第一晶体管TR41可以形成在第一区域I中，第二晶体管TR42可以形成在第二区域II中，第三晶体管TR43可以形成在第三区域III中。第一晶体管TR41、第二晶体管TR42和第三晶体管TR43中的每个的元件的形成顺序可以根据本发明构思的不同实施方式而改变。第一晶体管TR41、第二晶体管TR42和第三晶体管TR43中的每个的元件的至少一些可以同时形成。
[0138] 根据参照图17A至图17D描述的集成电路器件的制造方法，图16A所示的SOI晶片WF可以被处理，使得堆叠图案SP2可以留在块衬底102的一部分上，以形成包括SOI区域102A的EDMOS晶体管TR2A。
[0139] 栅电极250和第二导电类型漂移区132之间的相对大的距离可以使用在堆叠图案SP2中包括的相对厚的掩埋绝缘图案104而得以保持，以减小栅电极250中的垂直电场。在堆叠图案SP2中包括的半导体主体图案206可以用作场板以增加在第二导电类型漂移区132中漂移的电子量，从而可以改善电流驱动性能并且可以减小导通电阻。因此，可以改善集成电路器件的电性能。
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