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一种形成自对准接触部的方法

阅读：181发布：2020-05-12

专利汇可以提供一种形成自对准接触部的方法专利检索，专利查询，专利分析的服务。并且本发明提供了一种形成自对准接触部的方法，包括：提供衬底，所述衬底上形成有栅堆叠以及位于所述栅堆叠两侧的侧墙，所述侧墙两侧的衬底上形成有源/漏区及位于所述源/漏区之上的金属硅化物层；依序形成阻挡掩膜层及位于所述侧墙之外、所述阻挡掩膜层之上的第二侧墙；形成层间介质层，并进行表面平坦化直至暴露所述栅堆叠；去除所述第二侧墙及与所述第二侧墙相接的所述阻挡掩膜层，暴露所述金属硅化物层；以金属填满凹槽，并进行平坦化直至暴露所述栅堆叠，能有效解决现有技术中无法精确且简易的减小栅极与接触部之间的距离的问题。，下面是一种形成自对准接触部的方法专利的具体信息内容。

权利要求

1.一种形成自对准接触部的方法，其特征在于，包括：
提供衬底，所述衬底上形成有栅堆叠以及位于所述栅堆叠两侧的侧墙，所述侧墙两侧的衬底上形成有源/漏区及位于所述源/漏区之上的金属硅化物层；
依序形成阻挡掩膜层及位于所述侧墙之外、所述阻挡掩膜层之上的辅助侧墙；
形成层间介质层，并进行表面平坦化直至暴露所述栅堆叠；
去除所述辅助侧墙及与所述辅助侧墙相接的所述阻挡掩膜层，暴露所述金属硅化物层；
以金属填满凹槽，并进行平坦化直至暴露所述栅堆叠；
所述栅堆叠依序包括：衬底之上的栅介质层、所述栅介质层之上的栅电极层及所述栅电极层之上的硬掩膜层；
所述方法还包括：
去除所述栅堆叠，形成金属栅凹槽；
在所述金属栅凹槽内形成金属栅介质层；
以金属填充所述金属栅凹槽；
进行平坦化直至暴露所述侧墙；
所述以金属填满凹槽，并进行平坦化直至暴露所述栅堆叠包括：
以填充物填充凹槽，并进行平坦化直至暴露所述栅电极层，所述填充物与所述栅电极层的选择刻蚀比≥50:1，所述填充物与所述栅介质层的选择刻蚀比≥50:1；
去除所述栅堆叠，并形成金属栅介质层，且所述金属栅介质层与所述填充物的选择刻蚀比≥50:1；
去除所述填充物；
以金属填充凹槽并进行平坦化，直至暴露所述侧墙。
2.根据权利要求1所述的方法，其特征在于，所述填充物为不定型碳。
3.根据权利要求1所述的方法，其特征在于，所述去除所述辅助侧墙及与所述辅助侧墙相接的所述阻挡掩膜层，暴露所述金属硅化物层包括：
去除所述辅助侧墙、所述栅堆叠和与所述辅助侧墙相接的所述阻挡掩膜层，暴露所述金属硅化物层及所述栅堆叠之下的所述衬底；
形成金属栅介质层。
4.根据权利要求3所述的方法，其特征在于，所述形成金属栅介质层包括：
沉积高k介质层；
去除所述栅堆叠之外的高k介质层。
5.根据权利要求1至4任一项所述的方法，其特征在于，所述衬底上还形成有鳍，所述栅堆叠以垂直于所述鳍的方向位于所述鳍之上，且所述源/漏区位于所述侧墙两侧的所述鳍上，以及位于所述源/漏区之上的所述金属硅化物层。
6.根据权利要求1至4任一项所述的方法，其特征在于，所述辅助侧墙的材料包括以下任意一种：多晶硅、非晶硅。
7.根据权利要求1至4任一项所述的方法，其特征在于，所述接触部包括以下任意一层或多层：黏合层、金属功函数层、扩散阻挡层、金属栅电极层。

说明书全文

一种形成自对准接触部的方法

技术领域

[0001] 本发明涉及半导体制造领域，特别涉及一种形成自对准接触部的方法。

背景技术

[0002] 在集成电路的制造过程中，通常采用钨塞(plug)作为接触部，实现互补金属氧化物半导体(CMOS)与外部的电连接。

[0003] 随着集成电路工艺的不断发展，器件的尺寸不断的缩小，使得不同层间的对位光刻的难度越来越高。由栅极间距缩减所引起的问题之一是：一旦接触部未对准时，会造成接触部到栅极(CTG)短路的形成。该CTG短路实际上破坏了MOS晶体管。由于晶体管栅极间距已经缩减到45纳米以下，所以CTG短路已经变成主要的成品率限制因素之一。当前用于减少CTG短路的方法包括控制定位和采用较小临界尺寸的接触部。然而，由于栅极间距已经缩减，所以精确定位要求变得非常困难。例如，栅极间距小于或等于100nm的晶体管需要小于10nm的层定位控制和关键尺寸(CD)控制，以实现可制造的工艺窗口。因此，接触部的制备难度很大。

[0004] 此外，随着鳍式场效应晶体管(Fin-FET)的立体器件结构的研究应用，晶体管栅极间距已经缩减到22纳米以下，如何减小电流延迟成为一个亟待解决的问题。一种可行的方法是通过减小栅极与接触部之间的距离，然而，通过传统光刻(Litho)工艺、反应离子刻蚀(RIE)工艺等来减小栅极与接触部之间的距离已经变得非常困难。

发明内容

[0005] 本发明提供了一种形成自对准接触部的方法，以解决现有技术中无法精确且简易的减小栅极与接触部之间的距离的问题。

[0006] 本发明提供了一种形成自对准接触部的方法，包括：

[0007] 提供衬底，所述衬底上形成有栅堆叠以及位于所述栅堆叠两侧的侧墙，所述侧墙两侧的衬底上形成有源/漏区及位于所述源/漏区之上的金属硅化物层；

[0008] 依序形成阻挡掩膜层及位于所述侧墙之外、所述阻挡掩膜层之上的辅助侧墙；

[0009] 形成层间介质层，并进行表面平坦化直至暴露所述栅堆叠；

[0010] 去除所述辅助侧墙及与所述辅助侧墙相接的所述阻挡掩膜层，暴露所述金属硅化物层；

[0011] 以金属填满凹槽，并进行平坦化直至暴露所述栅堆叠。

[0012] 优选地，所述栅堆叠依序包括：衬底之上的介质层、所述介质层之上的栅电极层及所述栅电极层之上的硬掩膜层。

[0013] 优选地，所述方法还包括：

[0014] 去除所述栅堆叠，形成金属栅凹槽；

[0015] 在所述金属栅凹槽内形成金属栅介质层；

[0016] 以金属填充所述金属栅凹槽；

[0017] 进行平坦化直至暴露所述侧墙。

[0018] 优选地，所述以金属填满凹槽，并进行平坦化直至暴露所述栅堆叠包括：

[0019] 以填充物填充凹槽，并进行平坦化直至暴露所述栅电极层，所述填充物与所述栅电极层的选择刻蚀比≥50:1，所述填充物与所述栅介质层的选择刻蚀比≥50:1；

[0020] 去除所述栅堆叠，并形成金属栅介质层，且所述金属栅介质层与所述填充物的选择刻蚀比≥50:1；

[0021] 去除所述填充物；

[0022] 以金属填充凹槽并进行平坦化，直至暴露所述侧墙。

[0023] 优选地，所述填充物为不定型碳。

[0024] 优选地，所述去除所述辅助侧墙及与所述辅助侧墙相接的所述阻挡掩膜层，暴露所述金属硅化物层包括：

[0025] 去除所述辅助侧墙、所述栅堆叠和与所述辅助侧墙相接的所述阻挡掩膜层，暴露所述金属硅化物层及所述栅堆叠之下的所述衬底；

[0026] 形成金属栅介质层。

[0027] 优选地，所述形成金属栅介质层包括：

[0028] 沉积高k介质层；

[0029] 去除所述栅堆叠之外的高k介质层。

[0030] 优选地，所述衬底上还形成有鳍，所述栅堆叠以垂直于所述鳍的方向位于所述鳍之上，且所述源/漏区位于所述侧墙两侧的所述鳍上，以及位于所述源/漏区之上的所述金属硅化物层。

[0031] 优选地，所述辅助侧墙的材料包括以下任意一种：多晶硅、非晶硅。

[0032] 优选地，所述接触部包括以下任意一层或多层：黏合层、金属功函数层、扩散阻挡层、金属栅电极层。

[0033] 本发明提供了一种形成自对准接触部的方法，该方法包括：提供已形成有栅堆叠、栅堆叠两侧的侧墙、源/漏区以及源/漏区之上的金属硅化物层的衬底，然后依序形成阻挡掩膜层及其上的辅助侧墙，该侧墙作为用于形成接触部的牺牲层，接着形成层间介质层，并通过去除所述辅助侧墙及与其相接的阻挡掩膜层以暴露所述金属硅化物，最终填充金属并进行平坦化，形成自对准接触部。由于该过程中共形形成位于侧墙外的辅助侧墙，该辅助侧墙的位置即为接触部的位置，无需光刻定义接触部的位置；并且可以通过调整所述侧墙的厚度以精确调整接触部与栅极之间的间距，有效解决了现有技术中无法精确且简易的减小栅极与接触部之间的距离的问题。

[0034] 进一步地，本发明提供的方法还可以通过调整辅助侧墙的厚度以调整接触部的尺寸。附图说明

[0035] 为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。

[0036] 图1为根据本发明实施例提供的形成自对准接触部的方法的流程图；

[0037] 图2A至图2J为根据本发明实施例一提供的形成自对准接触部的过程的截面结构示意图；

[0038] 图3A至图3D为根据本发明实施例二提供的形成自对准接触部的过程的截面结构示意图；

[0039] 图4A至图4H为根据本发明实施例三提供的形成自对准接触部的过程的截面结构示意图；

[0040] 图5A至图5E为根据本发明实施例四提供的形成自对准接触部的过程的截面结构示意图；

[0041] 图6A至图6C为根据本发明实施例五提供的形成自对准接触部的过程的立体结构示意图。

具体实施方式

[0042] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

[0043] 此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

[0044] 为了更好地理解本发明，下面首先对现有技术中形成自对准接触部的过程进行简介，以平面器件为例，主要步骤包括：首先，通过双阱工艺定义nMOS和pMOS晶体管的有源区；接着，通过浅沟槽隔离工艺在晶体管有源区之间形成隔离；然后，通过多晶硅栅结构工艺在衬底表面形成栅堆叠；接着，采用轻掺杂漏注入工艺定义晶体管的源/漏区；然后，在栅堆叠的周围形成侧墙，并进行源/漏注入工艺以形成源/漏区；接着，利用自对准工艺等在源漏区上形成金属硅化物层以降低接触电阻；然后，通过旋涂法、化学机械平坦化CMP工艺等形成层间介质层；接着，通过光刻工艺、刻蚀工艺在ILD层中形成通孔以暴露源/漏区，并通过化学气相沉积法及CMP工艺在通孔中形成钨塞以作为接触部。随着器件尺寸越来越小，已经很难通过光刻工艺定义钨塞的位置；此外，随着器件尺寸的减小，如何减小栅极与接触部之间的间距来减小电流延迟也显得更加重要。

[0045] 本发明提供的一种形成自对准接触部的方法，通过在ILD层中靠近侧墙之处预置辅助侧墙，该辅助侧墙为牺牲层用于形成接触部，然后去除该辅助侧墙以暴露源/漏区，并通过沉积金属及CMP工艺以形成自对准接触部；由于在该过程中无需光刻定义接触部的位置，并且可以通过调整侧墙的厚度以精确调整接触部与栅极之间的间距，还可以通过调整辅助侧墙的厚度以调整接触部的尺寸，因此能有效解决现有技术不易减小栅极与接触部之间的距离的问题。

[0046] 为了更好的理解本发明的技术方案和技术效果，以下将结合流程图和具体的实施例进行详细的描述，流程图如图1所示，形成自对准接触部的过程参考图2A至图6C所示。

[0047] 本发明中，所述衬底100可以为半导体衬底，比如：Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。

[0048] 在本发明中，所述衬底100上已经形成有器件结构，该器件结构可以包括：栅堆叠101、位于栅堆叠101两侧的侧墙102以及源/漏区103；此外，所述器件结构还可以包括：形成于衬底100表面的鳍1001，用于制作Fin-FET。

[0049] 在本发明中，所述栅堆叠101的栅极可以为多晶硅栅或者金属栅109；相应地，所述金属栅的制备工艺可以为前栅工艺也可以为后栅工艺。具体的，所述栅堆叠101依序包括：衬底100之上的栅介质层1011、所述栅介质层1011之上的栅电极层1012及所述栅电极层
1012之上的硬掩膜层1013。其中，所述衬底100之上的栅介质层1011可以为二氧化硅等介质层；所述硬掩膜层1013可以作为层间介质层106的研磨停止层，例如，所述硬掩膜层为氮化硅薄膜等比ILD层106的材料具有较小去除率的材料。

[0050] 当所述栅堆叠101为金属栅时，可以在上述衬底100之上的介质层1011中使用高k材料，其中，所述高k材料的示例包括但不限于氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅和铌锌酸铅。在一些实施例中，金属栅介质层108的厚度可以在约1埃至约50埃之间。在另一实施例中，可以在金属栅介质层108上执行诸如退火工艺等附加工艺，以便提高形成的高k材料的质量。

[0051] 需要说明的是，金属栅109可以至少由P型功函数金属或N型功函数金属构成，这取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方式中，金属栅109可以由两层或更多层金属层构成，其中至少一层金属层是金属功函数层，并且至少一层金属层是填充金属层。

[0052] 对于PMOS晶体管而言，可以用于金属栅109的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如氧化钌)。P型金属功函数层将允许形成具有约4.9eV至约5.2eV之间的功函数的PMOS栅电极。对于NMOS晶体管而言，可以用于金属栅109的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝等这些金属的碳化物。N型金属功函数层将允许形成具有约3.9eV至约4.2eV之间的功函数的NMOS栅电极。

[0053] 在本发明中，所述侧墙102可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅等材料形成。用于形成侧墙102的工艺是本领域公知的，并且通常包括沉积和蚀刻工艺步骤。特别的，本发明中所述侧墙102不仅仅用作源/漏区103重掺杂的遮挡层的作用，还作为栅堆叠101与接触部107之间的隔离的作用。为了保证隔离效果，所述侧墙102可以为叠层结构。

[0054] 所述阻挡掩膜层104主要作为辅助侧墙105刻蚀停止层，也即所述阻挡掩膜层104与所述辅助侧墙105的选择刻蚀比≥50:1，该阻挡掩膜层104的材料可以是满足该选择刻蚀比要求的氧化硅、氮氧化硅(SiON)、掺杂碳的氮氧化硅(SiOCN)、任何其它氧化物等。

[0055] 所述辅助侧墙105可以使用与所述侧墙102的制造相似的沉积和蚀刻工艺来形成辅助侧墙105。例如，在所述阻挡掩膜层104之上可以沉积共形层，由此产生了沿所述阻挡掩膜层104及所述栅堆叠101之上共形层，然后通过干法刻蚀形成辅助侧墙105。需要说明的是，该辅助侧墙105与所述侧墙102的选择刻蚀比≥50:1，且该辅助侧墙105与所述ILD层106的选择刻蚀比≥50:1，该共形层可以是满足上述选择刻蚀比要求的非晶硅、多晶硅、氧化硅、氮化硅、不定型碳(α-C)、氮氧化硅(SiON)、掺杂碳的氮氧化硅(SiOCN)、任何其它氧化物、任何其它氮化物或任何低k 电介质材料。接着，使用各向异性蚀刻工艺，以从辅助侧墙105之外其它区域去除多余共形层以形成辅助侧墙105。需要说明的是，在该过程中可继续刻蚀以去除暴露在外的所述阻挡掩膜层104。

[0056] 所述源/漏区103形成在邻近所述侧墙102的衬底内。对于每个MOS晶体管而言，一个邻近栅堆叠101的扩散区106起到源区的作用，而另一个邻近该栅堆叠101的扩散区106起到漏区的作用。其中，源/漏区103通过本领域公知的方法形成，例如，离子注入、外延沉积等。

[0057] 在MOS晶体管之上沉积一层或多层ILD层106。可以使用诸如低k电介质材料等以其在集成电路结构中常用的电介质材料来形成ILD层106。具体的，可以使用的电介质材料的示例包括但不限于二氧化硅(SiO2)、掺杂碳氧化物(CDO)、氮化硅、诸如八氟环丁烷或聚四氟乙烯等有机聚合物、氟硅酸盐玻璃(FSG)以及诸如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃等有机硅酸盐。ILD层106层可以包括气孔(pore)或其它空隙(void)，例如，通过倾斜角度生长形成疏松的二氧化硅层等，以进一步减小其介电常数。

[0058] 此外，所述源/漏区103之上还形成有金属硅化物层1031。为了形成金属硅化物层1031，可以使用诸如溅射沉积工艺或原子层沉积(ALD)工艺等常规金属沉积工艺在源/漏区
103上形成共形金属层。通常，该金属层可以包括镍、钴、钽、钛、钨、铂、钯、铝、钇、铒、镱或者作为硅化物的良好备选材料的任何其它金属中的一种或多种。随后，可以进行退火工艺以使得金属与源/漏区103表面的硅反应并形成金属硅化物层1031。可以使用已知的工艺来选择性地去除任何未反应的金属。金属硅化物层1031减小了之后形成的接触部107与源/漏区
103之间的接触电阻。当然，所述金属硅化物层1031也可以仅仅形成在辅助侧墙105之下的源/漏区103表面上，例如，在去除辅助侧墙105暴露部分所述源/漏区103后，在衬底100表面沉积用于形成金属硅化物层1031的金属层，金属层材料如上所述，随后可以进行退火工艺以使得金属与源/漏区103表面的硅反应并形成金属硅化物层1031，最终可以使用已知的工艺来选择性地去除任何未反应的金属，以在辅助侧墙105之下的源/漏区103表面上形成金属硅化物层1031。应当注意，采用上述第一种方法形成的金属硅化物层1031，能够形成相对较宽的金属硅化物层1031，以提供诸如较低的接触电阻以降低接触部107与源/漏区103的总电阻。采用上述第二种方法形成的金属硅化物层1031，由于只有较少的源/漏区103暴露在外，在金属硅化物层1031形成过程中，产生相对较少的金属硅化物层1031。

[0059] 此外，为了进一步避免接触部107的粒子等向侧墙102扩散或者为了提升接触部107与栅堆叠101之间的隔离效果，所述接触部107的表面还存在一层或多层薄膜作为扩散阻挡层，所述扩散阻挡层可以为钛、铂等高熔点金属以及氮化钛等具有高熔点的物质。

[0060] 特别的，当所述衬底100上形成有鳍1001与栅堆叠101时，所述栅堆叠101以垂直于鳍1001的方向位于鳍1001之上，且所述源/漏区103位于所述侧墙102两侧的鳍1001上，以及位于所述源/漏区103之上的金属硅化物层1031。然后根据权利要求一中所述依序形成阻挡掩膜层104及位于所述侧墙102之外、所述阻挡掩膜层104之上的辅助侧墙105，以及之后的步骤以形成接触部107。

[0061] 实施例一

[0062] 在本实施例中，所述衬底100为硅衬底，栅极为多晶硅栅，所述辅助侧墙105的材料为多晶硅，最终形成的器件为平面器件。一种形成自对准接触部107的方法包括：

[0063] 步骤S01，提供衬底100，所述衬底100上形成有栅堆叠101以及位于所述栅堆叠101两侧的侧墙102，所述侧墙102两侧的衬底100上形成有源/漏区103及位于所述源/漏区103之上的金属硅化物层1031，如图2A至图2B所示。

[0064] 在本实施例中，所述栅堆叠101包括：衬底100之上的栅介质层1011、所述栅介质层1011之上的栅电极层1012及所述栅电极层1012之上的硬掩膜层1013。形成所述栅堆叠101的过程主要包括：首先定义MOSFET的有源区(图为示出)，通常采用高能量、大剂量的注入，深入外延层大概一微米左右。阱注入决定了晶体管的阈值工作电压并避免闩锁效应等问题；然后通过浅沟槽隔离工艺在有源区之间形成隔离(图未示出)；接着，通过多晶硅栅结构工艺在有源区上形成栅堆叠101；然后，进行轻掺杂漏注入工艺，以定义晶体管的源漏区；接着，在栅堆叠101的周围形成侧墙102，并以该侧墙102为掩膜进行源/漏注入工艺，以形成源/漏区103；最终，在源/漏区103的表面形成金属硅化物层1031。

[0065] 在一个具体实施例中，以0.25μm的工艺为例，将去除表面颗粒、有机物等沾污及自然氧化层的硅衬底放入高温(1000℃)炉中，通过氧化反应在硅衬底表面形成厚度约150埃的氧化层，然后依次进行n阱注入和p阱注入，其中，所述n阱注入采用高能注入，例如，注入能量约为200KeV以产生结深约1μm的阱；在进行注入前，需要沉积掩膜层，并通过光刻工艺定义有源区，在此不再详述；然后通过现有浅沟槽隔离工艺在各有源区之间形成隔离；接着，通过氧化工艺在衬底100表面形成一厚度约为20～50埃的二氧化硅，该二氧化硅层用于形成栅介质层1011；然后，通过低压化学气相沉积在该二氧化硅上形成厚度约5000埃的多晶硅层，用于形成栅电极层1012；接着，沉积3000埃的氮化硅薄膜作为栅堆叠101的硬掩膜层1013，并通过光刻工艺定义栅极的位置，并进行刻蚀以形成栅堆叠101；然后，通过两次光刻工艺及两次轻掺杂漏注入工艺定义晶体管的源/漏区103；接着，在衬底100表面沉积一层氮化硅薄膜，然后通过各向异性刻蚀去除栅极侧壁以外的氮化硅薄膜，直至暴露源/漏区103，形成侧墙102；然后，进行源/漏注入工艺形成源/漏区103；最终，在衬底100表面沉积钛层，通过退火使得与钛层接触的源/漏区103表面的硅与钛反应生成硅化钛，并采用化学方法刻蚀掉没有反应的钛。

[0066] 步骤S02，依序形成阻挡掩膜层104及位于所述侧墙102之外、所述阻挡掩膜层104之上的辅助侧墙105，如图2C至图2E所示。

[0067] 在本实施例中，所述阻挡掩膜层104为二氧化硅层，所述辅助侧墙105的材料为多晶硅材料，辅助侧墙105与所述阻挡掩膜层104的选择刻蚀比大于50:1，即所述阻挡掩膜层104作为所述辅助侧墙105的刻蚀停止层。当然，所述辅助侧墙105还可以为非晶硅。需要说明的是，所述辅助侧墙105用于形成接触部107的牺牲层，在去除辅助侧墙105之前已经形成了ILD层106，因此，为了减少去除辅助侧墙105时对ILD层106的损伤，所述辅助侧墙105与ILD层106的选择刻蚀比大于50:1。

[0068] 在一个具体实施例中，在所述衬底100上通过化学气相沉积(PECVD)形成厚度约2-4纳米的二氧化硅薄膜作为阻挡掩膜层104；然后，通过低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)在该二氧化硅薄膜上形成厚度约5000埃的多晶硅层；
接着，通过各向异性刻蚀去除栅极侧壁以外的多晶硅层，以形成辅助侧墙105。需要说明的是，形成辅助侧墙105后，还可以继续刻蚀以去除暴露在衬底100表面的二氧化硅，视具体情况而定。此外，上述多晶硅层的厚度决定所述接触部107的宽度，多晶硅层的厚度可以根据接触部107所需的尺寸而定。

[0069] 步骤S03，形成层间介质层106，并进行表面平坦化直至暴露所述栅堆叠101，如图2F至图2G所示。

[0070] 在本实施例中，所述层间介质层106可以通过化学气相沉积、旋涂法、高深宽比工艺(High Aspect Ratio Process，HARP)等形成的一层或多层ILD层106，参考上述ILD层106详述信息。

[0071] 所述栅堆叠101的硬掩膜层1013和二氧化硅具有较大的研磨去除率差异，且硬掩膜层1013的去除率更低，该硬掩膜层1013可以作为CMP停止层。由于所述辅助侧墙105是形成于二氧化硅层之上，而二氧化硅层是形成于栅堆叠101之上，因此步骤S03形成的侧墙102的高度会高于栅堆叠101的高度，当CMP停止在所述硬掩膜层1013时，所述辅助侧墙105及二氧化硅都会被暴露在外。

[0072] 在一个具体实施例中，通过化学气相沉积法在衬底100表面沉积厚度大于栅堆叠101高度的二氧化硅层；然后，通过CMP工艺直至暴露所述栅堆叠101。

[0073] 步骤S04，去除所述辅助侧墙105及与所述辅助侧墙105相接的所述阻挡掩膜层104，暴露所述金属硅化物层1031，如图2H所示。

[0074] 在本实施例中，所述辅助侧墙105为用于形成接触部107的牺牲层，该辅助侧墙105与ILD层106的选择刻蚀比≥50:1，因此，在去除该辅助侧墙105时，不会损伤ILD层106的结构；此外，所述栅堆叠101的顶部为硬掩膜层1013，该硬掩膜层1013与所述辅助侧墙105的选择刻蚀比≥50:1，该硬掩膜层1013能保护栅堆叠101不会被损伤。去除该辅助侧墙105后，暴露所述阻挡掩膜层104，该阻挡掩膜层104与所述辅助侧墙105的选择刻蚀比≥50:1，因此，该阻挡掩膜层104作为所述辅助侧墙105的刻蚀停止层，该层的作用是保护源/漏区103及源/漏区103表面上的金属硅化物层1031在去除所述辅助侧墙105时不会被损伤，不会因去除所述辅助侧墙105导致接触部107与源/漏区103的接触电阻上升或器件电学性能受影响。

[0075] 在一个具体实施中，通过40％的氢氧化钾溶液湿法腐蚀去除所述辅助侧墙105；然后，采用含有氢氟酸的溶液去除暴露的所述阻挡掩膜层104。

[0076] 需要说明的是，由于阻挡掩膜层104与ILD层106都是二氧化硅成分，在去除暴露的所述阻挡掩膜层104时，需要控制好刻蚀时间以去除这层很薄的阻挡掩膜层104，并保证ILD层106结构不被破坏。

[0077] 步骤S05，以金属填满凹槽，并进行平坦化直至暴露所述栅堆叠101，如图2I至图2J所示。

[0078] 在本实施例中，所述金属可以包括但不限于：钨、钛、铝、铜、这些金属的合金；相应的，这些金属的制备工艺可以采用合适的化学气相沉积法、物理气相沉积法(PVD)、电镀法等；然后，通过平坦化工艺去除多余的金属，形成自对准接触部107，该过程无需任何光刻相关步骤。需要说明的是，在制备金属之前可以先沉积钛、铂、氮化钛等层用作扩散阻挡层和/或黏合层，以减小接触部107向侧墙102和/或ILD层106中扩散粒子。

[0079] 在一个具体实施中，通过PVD沉积薄金属钛层作为接触部107与二氧化硅之间的黏合层；然后，CVD法沉积氮化钛层与钛层之上充当接触部107的扩散阻挡层；接着，采用CVD法沉积钨金属，将去除所述辅助侧墙105形成的开口填充满，形成钨塞；最终，采用CMP工艺磨抛钨金属，直至暴露所述栅堆叠101，其中，所述栅堆叠101的所述硬掩膜层1013可以在需要时去除。当然，还可以继续研磨直至暴露所述栅电极层1012，具体视实际情况而定，在此不做限定。

[0080] 在本发明实施例中，通过在栅极的侧墙102外共形形成辅助侧墙105，该辅助侧墙105作为形成接触部107的牺牲层，在形成ILD层106后，通过去除该辅助侧墙105以暴露源/漏区103表面的金属硅化物层1031，然后通过沉积金属层及平坦化工艺以形成接触部107。
由于本发明提供的方法通过在栅极的侧墙102外共形形成辅助侧墙105，并在去除该辅助侧墙105后自对准形成接触部107，无需光刻工艺更不会出现光刻工艺中的对位不准的问题，大大降低了形成接触部107的难度；此外，接触部107与栅极之间的距离仅为侧墙102的厚度，有效减小了接触部107与栅极之间的距离，且该距离还可以通过控制侧墙102的厚度进行精确控制，有效的解决了现有技术中无法精确且简易的减小栅极与接触部107之间的距离的问题，减小电流延迟，提升了器件性能。

[0081] 实施例二

[0082] 一种形成自对准接触部的方法，如实施例一所述，所不同的是，在本实施例中，所述衬底100为SOI衬底；所述栅极为金属栅109；栅极的制备工艺为后栅工艺，主要包括：在衬底100上形成假栅(同实施例一中栅堆叠101形成过程)、源/漏区103、侧墙102、接触部107以及ILD层106，如权利要求1中所述；去除假栅，形成金属栅凹槽；在金属栅凹槽内形成金属栅介质层108；以金属填充所述金属栅凹槽；进行平坦化直至暴露所述侧墙102。

[0083] 一种形成自对准接触部107的方法包括：

[0084] 步骤S11至步骤S15同实施例一中步骤S01至步骤S05，在此不再详述。

[0085] 步骤S16，去除所述栅堆叠101，形成金属栅凹槽，如图3A所示。

[0086] 在本实施例中，通过干法刻蚀、湿法腐蚀等工艺去除所述栅堆叠101，形成金属栅凹槽，该金属栅凹槽用于形成金属栅109。

[0087] 在一个具体实施例中，采用氯气、氢溴酸、氦气以及氧气的混合气体作为刻蚀气体，采用干法刻蚀去除所述栅堆叠101，形成金属栅凹槽。

[0088] 需要说明的是，该刻蚀气体会少量刻蚀ILD层106等暴露在外的部分，该刻蚀气体的组分根据具体使用效果而定。

[0089] 步骤S17，在所述金属栅凹槽内形成金属栅介质层108，如图3B所示。

[0090] 在本实施例中，所述金属栅介质层108可以为高k材料，如前所述。

[0091] 在一个具体实施例中，通过原子层沉积(ALD)法沉积氧化铪薄膜作为高k介质层；接着，进行退火工艺。

[0092] 步骤S18，以金属填充所述金属栅凹槽，如图3C所示。

[0093] 在本实施例中，通过ALD法、PVD法、CVD法等形成厚度大于栅堆叠101高度的金属层。需要说明的是，该金属层用于形成金属栅109，金属栅109至少包含金属功函数层及金属栅电极层两层，此外，金属栅109还可以包括黏合层及扩散阻挡层，各层金属的具体种类如前所述。

[0094] 步骤S19，进行平坦化直至暴露所述侧墙102，如图3D所示。

[0095] 在本实施例中，由于最终形成的金属栅电极层与侧墙102顶部位于同一水平高度，当平坦化暴露所述侧墙102时，就会形成金属栅109。

[0096] 在一个具体实施例中，采用CMP工艺进行平坦化，直至暴露所述侧墙102，去除多余金属形成金属栅109。

[0097] 在本实施例中，通过本发明提供的方法形成自对准接触部107后，结合现有技术中高k金属栅后栅工艺制备出拥有自对准接触部107的高k金属栅器件。

[0098] 实施例三

[0099] 一种形成自对准接触部的方法，如实施例一所述，所不同的是，在本实施例中，栅极为金属栅109，其中，用于形成金属栅109的假栅的形成步骤同实施例一中形成栅堆叠101的步骤；金属栅109与接触部107同时形成；所述以金属填满凹槽，并进行平坦化直至暴露所述栅堆叠101包括：以填充物207填充凹槽，并进行平坦化直至暴露所述栅电极层1012，所述填充物207与栅电极层1012的选择刻蚀比≥50:1，所述填充物207与栅介质层1011的选择刻蚀比≥50:1；去除栅堆叠101，并形成金属栅介质层108，且所述金属栅介质层108与所述填充物207的选择刻蚀比≤1:50；去除所述填充物207；以金属填充凹槽并进行平坦化，直至暴露所述侧墙102。

[0100] 步骤S21至步骤S24同实施例一中步骤S01至步骤S04，在此不再详述。

[0101] 步骤S25，以填充物207填充凹槽，并进行平坦化直至暴露所述栅电极层1012，所述填充物207与所述栅电极层1012的选择刻蚀比≥50:1，所述填充物207与所述栅介质层1011的选择刻蚀比≥50:1。如图4A至图4C所示。

[0102] 在本实施例中，所述填充物207的选取非常重要，该填充物207与所述栅电极层1012的选择刻蚀比≥50:1，且所述填充物207与所述栅介质层1011的选择刻蚀比≥50:1，这样保证在后续去除假栅(实施例中的多晶硅栅堆叠101)的过程中，不会对填充物207造成损伤。

[0103] 在一个具体实施例中，以不定型碳为填充物207，填充去除辅助侧墙105后形成的凹槽，当然，所述填充物207还可以为树脂等，如图4B所示。然后通过CMP工艺去除多余的填充物，直至暴露所述栅电极层1012，即多晶硅假栅，如图4C所示。

[0104] 步骤S26，去除栅堆叠101，并形成金属栅介质层108，且所述金属栅介质层108与所述填充物207的选择刻蚀比≥50:1，如图4D至图4E所示。

[0105] 在本实施例中，通过干法刻蚀或者湿法刻蚀去除栅堆叠101。需要说明的是，在步骤S25中已去除了所述栅堆叠101的硬掩膜层1013，本步骤只需把剩余的栅堆叠101去除即可，暴露栅堆叠101之下的硅衬底表面；然后，在暴露的硅衬底表面形成金属栅介质层108。

[0106] 在一个具体实施例中，通过氢溴酸、氯气以及氧气的混合气作为刻蚀气体，以反应离子刻蚀(RIE)法去除栅堆叠101，其中，栅电极层1012与栅介质层1011的刻蚀气体的成分可以不同，并且栅电极层1012与ILD层106的选择刻蚀比越大越好。然后，通过ALD法沉积氧化铪薄膜作为高k栅介质层，然后可以再次通过CMP去除栅极之外的高k栅介质层。

[0107] 需要说明的是，由于要同时形成金属栅109及接触部107，而接触部107的底部不能存在不导电的金属栅介质层108，因此，在形成金属栅介质层108之前，不能去除所述填充物207，否则会在接触部107与所述金属硅化物层1031之间形成不导电的金属栅介质层108，在形成金属栅介质层108后，再去除所述填充物207(期间不能损伤已形成的金属栅介质层
108)，这样，就同时形成了用于制备接触部107的凹槽，以及已形成金属栅介质层108的用于制备金属栅109的凹槽，因此，所述金属栅介质层108与所述填充物207的选择刻蚀比≥50:
1。在实际应用中，以不定型碳作为填充物207，和以氧化铪作为金属栅介质层108既满足上述条件；当然还有其他满足上述条件的物质，在此不一一列举。

[0108] 步骤S27，去除所述填充物207，如图4F所示。

[0109] 在本实施例中，可以通过热氧化等工艺，让不定型碳与氧气反应生成气态的二氧化碳以去除不定型碳。

[0110] 步骤S28，以金属填充凹槽并进行平坦化，直至暴露所述侧墙102，如图4G至图4H所示。

[0111] 在本实施例中，所述以金属填充凹槽可以为采用一种金属或多种金属的叠层的方式填充凹槽，以形成金属栅109，例如，所述金属栅109可以包括黏合层、扩散阻挡层、功函数层、金属栅电极层等。由于侧墙102与ILD层106的水平高度相同，当平坦化暴露所述侧墙102之后，金属栅109与接触部107之间通过侧墙102隔离开，不会造成CTG短路，同时，接触部107及金属栅109会同时形成并暴露于衬底100表面。由于金属栅109与接触部107同时形成，因此，该接触部107的组成与金属栅109相同。

[0112] 在一个具体实施例中，通过ALD法沉积钛金属层作为黏合层；然后，通过ALD法沉积金属功函数层，例如以钛铝层作为nMOS的金属功函数层；当然，还可以沉积氮化钛作为金属栅电极层的扩散阻挡层；接着，沉积金属栅电极层，金属栅电极层的材料如前所述。最终，通过CMP工艺去除多余的金属，直至暴露侧墙102，以同时形成接触部107及金属栅109。

[0113] 在本发明实施例中，由于该方法采用了与侧墙102、栅电极层1012、金属栅介质层108的选择刻蚀比满足一定条件的填充物207，使得可以通过调整工艺顺序，以所述填充物
207填充去除所述辅助侧墙105后形成的凹槽，然后去除多晶硅栅堆叠101后，先形成金属栅介质层108，再去除所述填充物207，最终同时形成所述接触部107及高k金属栅，有效的提升了器件的制备效率，同时解决了现有技术中无法精确且简易的减小栅极与接触部107之间的距离的问题，减小电流延迟，提升了器件性能。

[0114] 实施例四

[0115] 一种形成自对准接触部的方法，如实施例二所述，所不同的是，在本实施例中，通过调整工艺顺序以实现同时形成接触部107和高k金属栅，其中，所述去除所述辅助侧墙105及辅助侧墙105以内二氧化硅，暴露所述金属硅化物层1031包括：去除所述辅助侧墙105、所述栅堆叠101和与所述辅助侧墙105相接的阻挡掩膜层104，暴露所述金属硅化物层1031及栅堆叠101之下的衬底100；形成金属功函数层。

[0116] 步骤S31至步骤S33同实施例一中步骤S11至步骤S13，在此不再详述。

[0117] 步骤S34，去除所述辅助侧墙105、所述栅堆叠101和与所述辅助侧墙105相接的所述阻挡掩膜层104，暴露所述金属硅化物层1031及所述栅堆叠101之下的所述衬底100，如图5A至图5B所示。

[0118] 在本实施例中，通过湿法刻蚀、干法刻蚀或者干法刻蚀与湿法刻蚀相配合以去除所述辅助侧墙105、所述栅堆叠101和与所述辅助侧墙105相接的阻挡掩膜层104，暴露所述金属硅化物层1031及栅堆叠101之下的衬底100。

[0119] 在一个具体实施例中，首先，采用热磷酸去除栅堆叠101顶部的氮化硅硬掩膜层1013，还可以在S33步骤中通过CMP工艺暴露所述栅堆叠101后继续向下研磨，直至暴露所述栅电极层1012；然后，采用氢溴酸酸、氯气以及氧气的混合气作为刻蚀气体，以反应离子刻蚀(RIE)法去除辅助侧墙105及栅电极层1012；接着通过含有氢氟酸的溶液腐蚀栅介质层
1011及暴露的阻挡掩膜层104，暴露所述金属硅化物层1031及栅堆叠101之下的衬底100。

[0120] 步骤S35，形成金属栅介质层108，如图5C所示。

[0121] 在本实施例中，所述形成金属栅介质层108包括：沉积高k介质层；去除所述栅堆叠101之外的高k介质层108。具体的，通过原子层沉积、物理气相沉积等方法沉积一高k材料的薄层用于形成金属栅介质层108，例如，通过ALD法沉积10埃的氧化铪薄膜；然后通过光刻工艺，利用光刻胶和/或硬掩膜将栅堆叠101位置的高k介质层保护起来，采用刻蚀工艺去除未被保护的高k介质层，接着去除光刻胶，形成金属栅介质层108。

[0122] 需要说明的是，该步骤的光刻工艺较困难，但是通过该步骤，可以在后续步骤中实现金属栅109与接触部107的同时形成，以简化器件制备工艺。

[0123] 步骤S36，以金属填充凹槽并进行平坦化，直至暴露所述侧墙102，如图5D至5E所示。

[0124] 在本实施例中，所述以金属可以为一种金属或多种金属的叠层，例如，所述金属可以包括：黏合层、金属功函数层、扩散阻挡层、栅电极层。由于侧墙102与ILD层106的水平高度相同，当平坦化暴露所述侧墙102之后，金属栅109与接触部107之间通过侧墙102隔离开，不会造成CTG短路，同时，接触部107及金属栅109会同时形成并暴露于衬底100表面。具体的，沉积氮化钛作为金属栅电极层的扩散阻挡层；接着，沉积金属栅电极层，金属栅电极层的材料如前所述。最终，通过CMP工艺去除多余的金属，直至暴露侧墙102，以同时形成接触部107及金属栅109。此外，该接触部107的组成与金属栅109相同。

[0125] 在本发明实施例中，由于该方法通过调整工艺顺序，去除所述辅助侧墙105及多晶硅栅堆叠101后形成凹槽，然后沉积一层介质，并通过光刻工艺及刻蚀工艺形成金属栅介质层108，最终同时形成所述接触部107及高k金属栅，有效的提升了器件的制备效率，同时解决了现有技术中不易减小栅极与接触部107之间的距离的问题，提升了器件性能。

[0126] 实施例五

[0127] 一种形成自对准接触部的方法，如实施例一至实施例四任意一个实施例所述，所不同的是，在本实施例中，所述衬底100上形成有鳍1001，用于制作Fin-FET。

[0128] 步骤S41，提供衬底100，所述衬底100上形成有鳍1001与所述栅堆叠101，所述栅堆叠101以垂直于所述鳍1001的方向位于所述鳍1001之上，且所述源/漏区103位于所述侧墙102两侧的所述鳍1001上，以及位于所述源/漏区103之上的所述金属硅化物层1031。

[0129] 在本实施例中，所述鳍1001及相关结构可以通过以下步骤形成：

[0130] 首先，提供衬底100，所述衬底100上形成有鳍1001及隔离，具体的，通过在硅衬底上形成氮化硅的第一硬掩膜(图未示出)；而后，采用刻蚀技术，例如RIE(反应离子刻蚀)的方法，刻蚀衬底100来形成鳍1001，从而形成了衬底100上的鳍1001，如图6A所示；接着，进行填充二氧化硅的隔离材料，并进行化学机械平坦化，以第一硬掩膜为停止层；而后，可以使用湿法腐蚀，如高温磷酸去除氮化硅的硬掩膜；接着，使用氢氟酸腐蚀去除一定厚度的隔离材料，保留部分的隔离材料在鳍1001之间，从而形成了隔离；然后，沉积栅介质层1011及厚度＞鳍1001高度的多晶硅层，并进行平坦化形成平整的多晶硅表面；接着，通过光刻工艺定义栅堆叠101的位置，并通过刻蚀工艺形成栅堆叠101，如图所6B示；然后，通过现有技术中形成侧墙的工艺在栅堆叠101两侧形成侧墙(图未示出)；接着，进行源/漏注入工艺，以形成源/漏区103；最终，在源/漏区103的表面形成金属硅化物层1031，如图6C所示。需要说明的是，由于Fin-FET为立体器件，当在栅堆叠101两侧形成侧墙(图未示出)时，鳍1001的两侧也会形成侧墙(图未示出)，但是栅堆叠101的高度高于鳍1001的高度，增加各向异性刻蚀的刻蚀时间即可去除鳍1001两侧的侧墙(图未示出)，然后去除未被侧墙保护的栅堆叠101即可。

[0131] 接着，采用如实施例二至实施例四所示的所述提供衬底100之后的步骤即可在Fin-FET上单独形成接触部107，如实施例二所示；或者在Fin-FET上同时形成接触部107及金属栅109，在此不再详述。

[0132] 虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

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一种形成自对准接触部的方法

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