技术领域
[0001] 本
发明属于模数转换技术领域，具体涉及一种基于模数转换的延时时间 配置方法及系统。
背景技术
[0002] 参图1所示，
模数转换器(Analog toDigital Converter，ADC)中，比较器 CMP的时钟
信号在CMP CLK1为高电平的时候为预放大阶段(Preamp)， 这个阶段包含Ref的建立时间和比较器中
放大器的建立时间，在CMP CLK1 为低电平的时候为
锁存阶段(Latch)。一般情况下，希望预放大阶段时间更 长一些，这样建立时间会更充分，锁存阶段的时间只要满足锁存器建立即可。
[0003] 参图2所示为
现有技术中延时单元的
电路示意图，可以延迟CMP CLK1 的下降沿时间，增大预放大阶段(Preamp)的时间，但缺点是延时时间(Delay) 为不可调节，不同工艺
波动下延时不同，影响Preamp时间，继而降低了模 数转换器的性能，不适用于实际电路需求。
[0004] 因此，针对上述技术问题，有必要提供一种基于模数转换的延时时间配 置方法及系统。
发明内容
[0005] 本发明的目的在于提供一种基于模数转换的延时时间配置方法及系统，以 在实现延时时间的测试及配置。
[0006] 为了实现上述目的，本发明一
实施例提供的技术方案如下：
[0007] 一种基于模数转换的延时时间配置方法，所述配置方法包括：
[0008] S1、
抽取延时链路中各
节点时钟信号；
[0009] S2、判断各节点时钟信号的下降沿是否在预设延时区间内，若是，则输出 第一电平，该节点时钟信号的下降沿在预设延时区间内，若否，则输出第二电 平，该节点时钟信号的下降沿在预设延时区间外；
[0010] S3、根据预设延时时间和输出第一电平的节点数，配置不同延时时间下对 应延时链路中的
输出节点。
[0011] 一实施例中，所述步骤S2具体为：
[0012] 将各节点时钟信号、输入时钟信号下降沿产生的第一信号、输入时钟信号 上升沿产生的第二信号经过逻辑转换单元后输入D触发器；
[0013] D触发器，与逻辑转换单元输出端相连，所述D触发器为上升沿边沿D触 发器，当节点时钟信号的下降沿在预设延时区间内时，D触发器输出高电平时， 当节点时钟信号的下降沿在预设延时区间外时，D触发器输出低电平时。
[0014] 一实施例中，所述逻辑转换单元包括：
[0015] 与非
门，用于接收节点时钟信号、第一信号；
[0017] 与门，用于接收与非门和反相器的
输出信号。
[0018] 一实施例中，所述D触发器为上升沿边沿D触发器，第一电平为高电平， 第二电平为低电平，D触发器输出高电平时，该节点时钟信号的下降沿在预设 延时区间内，输出低电平时，该节点时钟信号的下降沿在预设延时区间外。
[0019] 一实施例中，所述步骤S3具体为：
[0020] 根据预设延时时间和输出第一电平的节点数，获取单个节点的延时时间；
[0021] 根据不同延时时间和单个节点的延时时间，配置延时链路中的输出节点。
[0022] 一实施例中，所述步骤S3中，配置延时链路中的输出节点具体为：
[0023] 通过数据选择器选取输出节点，配置不同延时时间。
[0024] 一实施例中，所述延时链路中包括若干延时单元，每个延时单元对应一个 节点时钟信号。
[0025] 本发明一实施例提供的技术方案如下：
[0026] 一种基于模数转换的延时时间配置系统，所述配置系统包括：
[0027] 节点信号抽取单元，用于抽取延时链路中各节点时钟信号；
[0028] 延时时间测试单元，用于判断各节点时钟信号的下降沿是否在预设延时区 间内，若是，则输出第一电平，该节点时钟信号的下降沿在预设延时区间内， 若否，则输出第二电平，该节点时钟信号的下降沿在预设延时区间外；
[0029] 延时时间配置单元，用于根据预设延时时间和输出第一电平的节点数，配 置不同延时时间下对应延时链路中的输出节点。
[0030] 一实施例中，所述延时时间测试单元分别与各节点相连，每个延时时间测 试单元包括：
[0031] 逻辑转换单元，包括：与非门，用于接收节点时钟信号、第一信号；反相 器，用于接收第二信号；与门，用于接收与非门和反相器的输出信号；
[0032] D触发器，与逻辑转换单元输出端相连，所述D触发器为上升沿边沿D触 发器，D触发器输出高电平时，该节点时钟信号的下降沿在预设延时区间内，D 触发器输出低电平时，该节点时钟信号的下降沿在预设延时区间外。
[0033] 一实施例中，所述延时时间配置单元包括与若干节点相连的数据选择器。
[0034] 与现有技术相比，本发明具有以下优点：
[0035] 本发明可以通过测试延时时间，量化分析后进行不同延时时间的配置， 最大程度地优化预放大阶段和锁存阶段的时间，提高模数转换器性能；
[0036] 电路结构简单，通过模数转化器的数字逻辑直接传输延时测试码TEST BIT，不增加测试电路；
[0037] 本发明可应用于不同模数转化器类型中，例如SAR结构、Pipeline结构 等。
附图说明
[0038] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员 来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0039] 图1为现有技术中比较器CMP时钟信号预放大阶段和锁存阶段的时序 图；
[0040] 图2为现有技术中延时单元的电路示意图；
[0041] 图3为本发明中延时时间配置方法的流程示意图；
[0042] 图4为本发明中延时时间配置系统的模
块示意图；
[0043] 图5为本发明一具体实施例中延时链路的电路示意图；
[0044] 图6为本发明一具体实施例中信号RSTN和时钟信号CLK CLK1的时序 图；
[0045] 图7为本发明一具体实施例中延时时间测试单元的电路示意图；
[0046] 图8为本发明一具体实施例中延时时间配置单元的电路示意图。
具体实施方式
[0047] 以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施 方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结 构、方法、或功能上的变换均包含在本发明的保护范围内。
[0048] 参图3所示，本发明公开了一种基于模数转换的延时时间配置方法，包括：
[0049] S1、抽取延时链路中各节点时钟信号；
[0050] S2、判断各节点时钟信号的下降沿是否在预设延时区间内，若是，则输出 第一电平，该节点时钟信号的下降沿在预设延时区间内，若否，则输出第二电 平，该节点时钟信号的下降沿在预设延时区间外；
[0051] S3、根据预设延时时间和输出第一电平的节点数，配置不同延时时间下对 应延时链路中的输出节点。
[0052] 参图4所示，本发明还公开了一种基于模数转换的延时时间配置系统，包 括：
[0053] 节点信号抽取单元，用于抽取延时链路中各节点时钟信号；
[0054] 延时时间测试单元，用于判断各节点时钟信号的下降沿是否在预设延时区 间内，若是，则输出第一电平，该节点时钟信号的下降沿在预设延时区间内， 若否，则输出第二电平，该节点时钟信号的下降沿在预设延时区间外；
[0055] 延时时间配置单元，用于根据预设延时时间和输出第一电平的节点数，配 置不同延时时间下对应延时链路中的输出节点。
[0056] 以下结合具体实施例对本发明作进一步说明。
[0057] 本实施例中基于模数转换的延时时间配置方法具体过程如下：
[0058] S1、抽取延时链路中各节点时钟信号。
[0059] 参图5所示为本实施例中延时链路的电路示意图，其包括若干
串联设置 的延时单元，延时链路
输入信号为第一时钟信号CMP_CLK1，输出信号为第 二时钟信号CMP_CLK2，每个延时单元后对应一个节点时钟信号 (CLK_DLY<0>、CLK_DLY<1>、CLK_DLY<2>……CLK_DLY
、 CLK_DLY)，共计有N+1个节点，计为节点CLK_DLY。[0060] 本实施例中，每个延时单元以包含一个反相器为例进行说明，在其他实 施例中，延时单元也可以设置为多个反相器(或其他逻辑器件)。
[0061] S2、判断各节点时钟信号的下降沿是否在预设延时区间内，若是，则输 出第一电平，该节点时钟信号的下降沿在预设延时区间内，若否，则输出第 二电平，该节点时钟信号的下降沿在预设延时区间外。
[0062] 参图6所示，信号RSTN之后的第一时钟信号CMP_CLK1的下降沿产 生START信号，下一个上升沿产生STOP信号，START信号和STOP信号 之间即本实施例中的预设延时区间，在这个区间内，CLK_DLY<0>的下降沿 最先来，CLK_DLY的下降沿最后来。
[0063] 参图7所示为本实施例中延时时间测试单元的电路示意图，本实施例中的 延时时间测试单元分别与各节点CLK_DLY相连，每个延时时间测试单元 包括：
[0064] 逻辑转换单元，包括：与非门，用于接收节点时钟信号、START信号；反 相器，用于接收STOP信号；与门，用于接收与非门和反相器的输出信号；
[0065] D触发器，与逻辑转换单元输出端相连，该D触发器为上升沿边沿D触 发器，当节点时钟信号的下降沿在预设延时区间内时，D触发器输出高电平， 当节点时钟信号的下降沿在预设延时区间外时，D触发器输出低电平时。
[0066] 本实施例中节点时钟信号CLK_DLY中下降沿来后拍入D触发器，即 延时测试码TEST_BIT置1，若该节点时钟信号在预设延时区间外，则延时测试 码TEST_BIT置0。
[0067] 例如，在预设延时区间内包含节点时钟信号CLK_DLY的下降沿， 而节点时钟信号CLK_DLY的下降沿在预设延时区间之外，则延时 测试码TEST_BIT＝1，延时测试码TEST_BIT＝0。
[0068] S3、根据预设延时时间和输出第一电平(TEST_BIT＝1)的节点数，配置不 同延时时间下对应延时链路中的输出节点。
[0069] 首先根据预设延时时间和输出第一电平(TEST_BIT＝1)的节点数，获取单 个节点的延时时间，然后根据不同延时时间和单个节点的延时时间，配置延时 链路中的输出节点。
[0070] 参图8所示为本实施例中延时时间配置单元的电路示意图，延时时间配置 单元包括与若干节点相连的数据选择器MUX，数据选择器MUX分别接收节点 时钟信号CLK_DLY，通过选择配置对应的输出节点CLK_DLY即可 实现延时时间的配置，最终输出第二时钟信号CMP_CLK2。
[0071] 本实施例中预设延时区间为t，对应区间内包括M个节点时钟信号的下降 沿，则每个延时单元对应的延时时间为t/M，当需配置延时时间为T时，需配置 T/(t/M)个延时单元。例如，需配置8个延时单元时，只需通过数据选择器MUX 选择节点时钟信号CLK_DLY<7:0>，即可实现对应延时时间的配置。
[0072] 应当理解的是，数据选择器MUX选择的节点时钟信号可以是连续的节点时 钟信号，也可以为不连续的节点时钟信号，可以从第1个节点开始选取，也可 以从任意一个节点开始选取，具体的选择配置方法此处不再详细说明。
[0073] 本实施例中以具体的延时时间测试单元和延时时间配置单元进行说明，在 对延时时间进行测试时，将各个延时时间测试单元接入延时链路的各节点上， 当配置不同的延时时间进行工作时，延时时间配置单元接入延时链路的各节点 上，具体的延时时间测试单元和延时时间配置单元并不限于本实施例中的具体 电路，凡是采用上述方案配置延时时间的技术方案均属于本发明所保护的范围。
[0074] 上技术方案可以看出，本发明具有以下有益效果：
[0075] 本发明可以通过测试延时时间，量化分析后进行不同延时时间的配置， 最大程度地优化预放大阶段和锁存阶段的时间，提高模数转换器性能；
[0076] 电路结构简单，通过模数转化器的数字逻辑直接传输延时测试码TEST BIT，不增加测试电路；
[0077] 本发明可应用于不同模数转化器类型中，例如SAR结构、Pipeline结构 等。
[0078] 对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节， 而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实 现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且 是非限制性的，本发明的范围由所附
权利要求而不是上述说明限定，因此旨 在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。 不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
[0079] 此外，应当理解，虽然本
说明书按照实施例加以描述，但并非每个实施 例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见， 本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以 经适当组合，形成本领域技术人员可以理解的其他实施方式。
