形成半导体器件的方法专利检索-绝缘体上硅衬底电子零件及设备专利检索查询-专利查询网

形成 半导体器件的方法

阅读：584发布：2020-05-11

专利汇可以提供形成半导体器件的方法专利检索，专利查询，专利分析的服务。并且本发明题为“形成半导体器件的方法”。在一个实施方案中，形成半导体器件的方法可包括使晶体管的栅极导体延伸以覆盖其中形成了所述晶体管的阱区的边界。所述栅极导体可延伸以与形成在所述阱区外部的第二晶体管的栅极导体进行电接触。可施加接触导体以电接触和物理接触所述第一栅极导体和所述第二栅极导体并且还覆盖所述阱区的所述边界。，下面是形成半导体器件的方法专利的具体信息内容。

权利要求

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有第一导电类型；
第二导电类型的第一掺杂区，所述第二导电类型的第一掺杂区形成在所述半导体衬底的表面上，所述第一掺杂区具有周边，所述周边在所述第一掺杂区的边界处邻接所述半导体衬底；
第一晶体管，所述第一晶体管形成在所述第一掺杂区中，所述第一晶体管具有第一掺杂多晶硅栅极导体，所述第一掺杂多晶硅栅极导体延伸以覆盖所述边界，所述第一掺杂多晶硅栅极导体具有所述第一导电类型；
第二晶体管，所述第二晶体管形成在所述半导体衬底中，所述第二晶体管具有第二掺杂多晶硅栅极导体，所述第二掺杂多晶硅栅极导体延伸以与所述第一掺杂多晶硅栅极导体相交，所述第二掺杂多晶硅栅极导体具有所述第二导电类型；和
栅极触点，所述栅极触点具有接触导体，所述接触导体形成在所述第一掺杂多晶硅栅极导体的第一部分上和所述第二掺杂多晶硅栅极导体的第一部分上并覆盖所述边界。
2.根据权利要求1所述的半导体器件，其中所述接触导体的第一长度大于所述接触导体的第一宽度。
3.根据权利要求2所述的半导体器件，其中所述第一晶体管包括源极触点，所述源极触点具有源极接触导体，所述源极接触导体具有第二宽度和第二长度，其中所述第一长度大于所述第二长度并且还大于所述第二宽度。
4.根据权利要求1所述的半导体器件，其中所述第一掺杂多晶硅栅极导体和所述第二掺杂多晶硅栅极导体基本上不包括硅化物或自对准硅化物材料。
5.根据权利要求1所述的半导体器件，还包括形成在所述第一掺杂区中的第三晶体管，所述第三晶体管具有所述第一导电类型的第三掺杂多晶硅栅极导体。
6.根据权利要求5所述的半导体器件，还包括形成在所述半导体衬底中并且在所述第一掺杂区外部的第四晶体管，所述第四晶体管具有所述第二导电类型的第四掺杂多晶硅栅极导体，所述第四掺杂多晶硅栅极导体延伸以与所述第三掺杂多晶硅栅极导体相交。
7.一种形成半导体器件的方法，包括：
在第二导电类型的半导体衬底的表面上形成第一导电类型的第一掺杂区；
在所述第一掺杂区中形成第一晶体管的第一有源区，所述第一有源区具有第一栅极导体，所述第一栅极导体覆盖所述第一晶体管的第一沟道区；
在所述半导体衬底中并且在所述第一掺杂区外部形成第二晶体管的第二有源区，所述第二有源区具有第二栅极导体，所述第二栅极导体覆盖所述第二晶体管的第二沟道区；
使所述第一栅极导体和所述第二栅极导体延伸，其中所述第一栅极导体或所述第二栅极导体中的一个延伸以覆盖所述半导体衬底与所述第一掺杂区的周边之间的界面；以及在所述第一栅极导体上、在所述第二栅极导体上并覆盖所述半导体衬底与所述第一掺杂区的所述周边之间的所述界面形成栅极接触导体。
8.根据权利要求7所述的方法，其中形成所述栅极接触导体包括：在所述第一栅极导体的覆盖所述第一沟道区的一部分上和在所述第二栅极导体的覆盖所述第二沟道区的一部分上形成绝缘体；
在所述绝缘体中形成开口，其中所述开口覆盖所述界面；以及
在所述开口内形成金属导体，其中所述金属导体物理接触和电接触所述第一栅极导体与所述第二栅极导体两者。
9.根据权利要求7所述的方法，还包括：在所述第一掺杂区中形成第三晶体管，所述第三晶体管具有与所述第一晶体管共用的源极区；以及在所述半导体衬底中并且在所述第一掺杂区外部形成第四晶体管，其中所述第四晶体管具有与所述第二晶体管共用的源极区。
10.根据权利要求7所述的方法，还包括：向所述第一栅极导体和向所述第二栅极导体施加电压，其中所述电压大于施加到所述第一晶体管的源极或所述第二晶体管的漏极的电源电压。

说明书全文

形成半导体器件的方法

背景技术

[0001] 本发明整体涉及电子器件，并且更具体地讲，涉及半导体、半导体结构以及形成半导体器件的方法。

[0002] 过去，半导体工业利用各种方法和结构来形成静态随机存取存储器(SRAM)。一种常见类型的SRAM单元利用了六个互连的晶体管，并且通常被称为6T SRAM单元。在某些情况下，6T SRAM单元的晶体管中的一个的栅极连接可断开，并且在包括有缺陷单元的存储器的正常测试和初始测试期间不能检测到断开。这种类型的缺陷通常仅在存储器使用较长时间段后才被检测到。此类缺陷经常导致耗时且昂贵的产品退回和更换。

[0003] 因此，期望具有使此类缺陷最小化的SRAM单元。附图说明

[0004] 图1示意性地示出根据本发明的6T SRAM电路的实施方案的一部分；

[0005] 图2示出根据本发明的包括图1的电路的至少一部分的半导体器件的实施方案的示例的一部分的放大平面图；

[0006] 图3示出根据本发明的图2的半导体器件的一部分的放大剖视图；

[0007] 图4示出根据本发明可利用图1至图3的器件的结构的各种其他电路；并且[0008] 图5示意性地示出根据本发明的可能由于绝缘体的丢失部分而形成的电路的实施方案的一部分的示例。

[0009] 为使图示清晰且简明，图中的元件未必按比例绘制，一些元件可能为了进行示意性的说明而被夸大，而且除非另外规定，否则不同图中的相同参考标号指示相同的元件。此外，为使描述简单，可省略公知步骤和元件的描述和细节。如本文所用，载流元件或载流电极意指器件的载送通过器件的电流的元件，诸如MOS晶体管的源极或漏极或者双极型晶体管的发射极或集电极或者二极管的阴极或阳极，而控制元件或控制电极意指器件的控制通过器件的电流的元件，诸如MOS晶体管的栅极或者双极型晶体管的基极。另外，一个载流元件可载送沿一个方向通过器件的电流，诸如载送进入器件的电流，而第二载流元件可载送沿相反方向通过器件的电流，诸如载送离开器件的电流。尽管器件在本文中可以被描述为某些N沟道或P沟道器件或者某些N型或P型掺杂区，但本领域的普通技术人员将理解，根据本发明的互补器件也是可以的。本领域的普通技术人员理解，导电类型是指通过其发生传导的机制，诸如通过孔或电子传导，因此，导电类型不是指掺杂浓度而是指掺杂类型，诸如P型或N型。本领域的技术人员应当理解，本文所用的与电路操作相关的术语“在……期间”、“在……同时”和“当……时”并不确切地意指称某个动作在引发动作后立即发生，而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟，诸如各种传播延迟。另外，术语“在……同时”意指某个动作至少在引发动作持续过程中的一段时间内发生。词语“大概”或“基本上”的使用意指元件的值具有预期接近陈述值或位置的参数。然而，如本领域所熟知，始终存在妨碍值或位置确切地为陈述值或位置的微小差异。本领域公认的是，高达至少百分之十(10％)(并且对于包括半导体掺杂浓度的一些元件，高达百分之二十(20％))的偏差是与确切如所述的理想目标相差的合理偏差。在关于信号状态使用时，术语“生效”意指信号的有效状态，而术语“失效”意指信号的无效状态。信号的实际电压值或逻辑状态(诸如“1”或“0”)取决于使用的是正逻辑还是负逻辑。因此，如果使用的是正逻辑，则高电压或高逻辑可生效，如果使用的是负逻辑，则低电压或低逻辑可生效；而如果使用的是正逻辑，则低电压或低状态可失效，如果使用的是负逻辑，则高电压或高逻辑可失效。在本文中，使用正逻辑约定，但本领域的技术人员理解，也可以使用负逻辑约定。权利要求书和/或具体实施方式中的术语“第一”、“第二”、“第三”等(如用在元件名称的一部分中)用于区分在类似元件之间，并且不一定描述时间上、空间上、等级上或任何其他方式的顺序。应当理解，如此使用的术语在适当情况下可互换，并且本文所述的实施方案能够以除本文所述或举例说明外的其他顺序来操作。提到“一个实施方案”，意味着结合该实施方案描述的特定的特征、结构或特性包括在本发明的至少一个实施方案中。因此，在本说明书通篇内的不同位置出现的短语“在一个实施方案中”，不一定都指同一个实施方案，但在某些情况下，有可能指同一个实施方案。此外，如本领域的普通技术人员所清楚的，在一个或多个实施方案中，具体特征、结构或特性可以任何合适的方式结合。为了附图清楚显示，器件结构的掺杂区域被示出为具有大致直线的边缘和精确角度的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活，掺杂区域的边缘通常可不为直线并且拐角可不为精确角度。

[0010] 另外，本说明书示出了一种蜂窝式设计(在该蜂窝式设计中，体区是多个蜂窝区)来代替单体设计(在单体设计中，体区由以细长图案，通常以蜿蜒图案形成的单个区域构成)。然而，本说明书旨在应用于蜂窝式实现方式和单个基底实现方式两者。

[0011] 下文将适当举例说明并描述的实施方案可缺少本文未具体公开的任何元件，并且/或者可在缺少本文未具体公开的任何元件的情况下实施。

具体实施方式

[0012] 图1示意性地示出有助于减少故障的6T SRAM电路10的实施方案的一部分。例如，由与电路10的晶体管中的一个的栅极的开路连接引起的故障。电路10包括存储节点21和23，所述存储节点用于存储被分配给电路10的值。P沟道晶体管11和N沟道晶体管12各自具有连接到节点21的漏极。电路10的P沟道晶体管13和N沟道晶体管14各自具有连接到节点23的漏极。N沟道存取晶体管17具有连接到节点21的源极，并且N沟道存取晶体管18具有连接到节点23的源极。晶体管17的漏极在节点15处连接到位线(BL)导体16，并且晶体管18的漏极在节点20处连接到位线条(BLB)导体19。本领域的技术人员将会知道，为了在电路10内存储信息位，将位线(BL)导体16和位线条(BLB)导体19驱动到相反的状态，并且经由字线(WL)导体25来启用晶体管17和18，使得节点21和23被驱动到相反的状态。然后禁用晶体管17和
18，并且由相应的晶体管对11-12和13-14维持存储在节点21和23上的状态。为了有助于维持存储状态，通常将晶体管11的栅极连接到晶体管12的栅极并且连接到节点23。另外，通常将晶体管13的栅极连接到晶体管14的栅极并且连接到节点21。本领域的技术人员将理解，可使晶体管(包括晶体管17和18)的源极和漏极根据哪一个接收高电压和低电压来反相。因此，为了清楚地解释，在本文中将晶体管17和18的源极称为连接到相应节点21和23的电极。

[0013] 在信息或数据存储在电路10中之后，节点21或23中的一个将处于生效逻辑状态而另一个将处于失效逻辑状态。对于节点21和23中的一个，其已被写入通过相比节点21和23中的另一个的更高电压表示的状态，晶体管11或13中的对应一个维持该较高电压，而晶体管12和14中的相对一个使节点21和23中的相对一个维持在较低电压下。例如，可以假设，节点21被写入需要较高电压的状态，因此，晶体管11在晶体管17被禁用之后维持节点21处的电压。

[0014] 在先前的SRAM单元中，用于读取单元的一种可能方法是将位线导体预充电到高电平，然后监视导体并确定哪个导体的电压下降。在进行此类读取操作时，如果与P沟道晶体管的栅极的连接丢失，则已被写入较高电压的存储节点可能被维持在较高电压下某一时间段，即使P沟道晶体管栅极断开。在大多数情况下，此类情况导致P沟道晶体管被关闭。在测试此类先前SRAM单元期间，该单元可能不显示为有缺陷，因为存储在存储节点处的电压可能需要较长时间段才能减小到小于所存储值的值。因此，在测试期间，很难在先前SRAM单元中检测到此类缺陷。本领域的技术人员将会知道，如果使用低电压而不是高电压来预充电导体16和19，则N沟道晶体管也可能发生此类情况。

[0015] 然而，电路10的结构使得晶体管11或13中的任一个的栅极的开路的可能性降低，这将在下文中进一步看出。

[0016] 图2示出了半导体器件35的实施方案的示例的一部分的放大平面图。电路10的实施方案的至少一部分的示例的示例形成在器件35上。

[0017] 图3示出了沿着图2中所示的横截面线3-3获得的器件35的一部分的放大剖视图。该说明参考了图1至图3。

[0018] 器件35的实施方案可形成在半导体衬底100上。衬底100可具有其中衬底100为硅半导体衬底的实施方案。衬底100可具有实施方案，该实施方案可形成为P型衬底。另一个实施方案可包括，衬底100可形成为包括下面的体硅衬底，该体硅衬底具有在其中形成的掺杂区作为衬底100。可在衬底100上形成相反导电类型的掺杂区以形成阱区或掺杂区66。区66可用于形成P型晶体管11和13。在一个实施方案中，区66可为N型。区66的周边沿着区66的边界85邻接衬底100的相邻部分。为了清楚地描述并且如本文所用，边界85为区66的外周的边缘的一部分，其从衬底100的表面延伸到衬底100中并且沿着区66的在晶体管11和13的部分下面的一部分邻接衬底100。边界85的实施方案从衬底100的表面以基本上八十度到基本上一百一十度之间的角度延伸到衬底100中。

[0019] 晶体管12、14和17-18的实施方案可形成在衬底100的在区66外部的一部分中。在一些实施方案中，在衬底100中形成掺杂区39、47和53，以形成晶体管12和14的有源区。有源区还可包括沟道区。掺杂区39、47和53可具有实施方案，该实施方案可具有与衬底100相同的导电类型，但具有不同的掺杂浓度，诸如例如，更高的掺杂浓度。区39可具有实施方案，该实施方案形成晶体管12和14的源极。区47和53可具有实施方案，该实施方案可形成为相应的晶体管12和14的漏极。区47和53的实施方案也可形成相应的晶体管17和18的源极。栅极结构43和52可形成为覆盖衬底100的在相应的区39和47之间、以及在区39和53之间的一部分。晶体管12和14的沟道区可由衬底100的该部分部分地形成。本领域的技术人员将会知道，掺杂区39、47和53的一小部分可在栅极结构的外侧边缘的下面，如区39、47和53的虚线部分所示。接触通孔结构40可形成在区39中。结构40可形成为电连接到区39，以提供与晶体管12和14的源极的电连接。

[0020] 结构40通过图2中未示出的导体互连件连接到端子28。接触通孔结构46和55可形成在相应的区47和53中以电连接到其上并提供与相应的晶体管12和14的漏极的电连接。

[0021] 掺杂区49和59也可形成在衬底100中并且在区66的外部，以用作相应的晶体管17和18的漏极区。掺杂区49可形成在区47附近，但间隔开足以形成晶体管17的沟道区的距离。类似地，掺杂区59可形成在区53附近，但间隔开足以形成晶体管18的沟道区的距离。晶体管
17-18的栅极结构可形成为覆盖衬底100的位于相应的区47和49之间、以及位于区53和59之间的一部分。晶体管17的栅极结构48可形成为覆盖衬底100的在区47和49之间的一部分，使得衬底100的一部分变为晶体管17的沟道。类似地，晶体管18的栅极结构58可形成为覆盖衬底100的在区53和59之间的一部分。本领域的技术人员将会知道，掺杂区47、49、53和59的一小部分可在结构48和58的外侧边缘的下面，如区47、49、53和59的虚线部分所示。栅极结构
48和58可互连在一起。结构48和58还可通过图2中未示出的导体电连接到字线(WL)25。连接器通孔结构50和60可形成在相应的区49和59中以便于形成与相应的晶体管17和18的漏极的电连接。结构50和60可通过图2中未示出的电导体电连接到相应的BL和BLB。

[0022] 晶体管11和13可具有实施方案，该实施方案可形成在区66中。掺杂区67-68和72可形成在导电类型与区66的导电类型相反的区66内，以形成晶体管11和13的源极和漏极。在实施方案中，掺杂区67和72可形成为区66内的P型掺杂区以形成相应的晶体管13和11的漏极，并且掺杂区68可形成为P型掺杂区以形成晶体管11和13的源极。区67-68和72的实施方案可形成晶体管11和13的有源区的一部分。由于区68的部分可用作晶体管11和13两者的源极，因此区68在晶体管11和13的源极之间形成连接。晶体管11和13的其他实施方案可具有单独的源极区。区68的实施方案可形成为延伸以与接触通孔结构90相交，该接触通孔结构可通过图2至图3中未示出的导体互连件而连接到端子27。结构90可包括结构90内的源极接触导体。接触通孔结构77和78可形成在相应的区72和67中以电连接到其上并提供与相应的晶体管11和13的漏极的电连接。结构77和78还可通过图2中未示出的导体互连件而电连接到相应的节点21和23并且电连接到相应的晶体管12和14的漏极，诸如例如电连接到相应的结构46和55。

[0023] 晶体管11和13的栅极结构可形成为覆盖区66的一部分。栅极结构的实施方案可形成为覆盖区66的定位于区67-68之间以及定位于区68和72之间的一部分。本领域的技术人员将会知道，掺杂区67-68和72的一小部分可在栅极结构的外侧边缘的下面，如区67-68和72的虚线部分所示。晶体管13的栅极结构69可形成为覆盖区66的在区67-68之间的一部分，使得区68的一部分变为晶体管13的漏极，并且区67的一部分变为晶体管13的源极。类似地，晶体管11的栅极结构71可形成为覆盖区66的在区68和72之间的一部分，使得区68的一部分变为晶体管11的漏极，并且区72的一部分变为晶体管11的源极。

[0024] 栅极结构69和71可形成为延伸以与相应的栅极结构52和43相交，以在栅极结构71和43的栅极导体之间形成电连接，以及在栅极结构69和52的栅极导体之间形成电连接。晶体管11-14(以及在一些实施方案中，晶体管17-18)的形成可包括使绝缘体102(图3)形成为使半导体区(诸如例如，晶体管11-14的有源区和无源区)与可形成为覆盖衬底100的表面的导体和半导体材料绝缘。在一些实施方案中，绝缘体102可被称为场氧化物。实施方案可包括，绝缘体102形成为浅沟槽隔离(STI)，该浅沟槽隔离通过本领域的技术人员公知的方法来形成。在其他实施方案中，绝缘体102可通过其他技术来形成，诸如例如通过LOCOS或其他公知方法来形成。绝缘体102可由二氧化硅或氮化硅或氮氧化硅或其他公知的绝缘体材料形成。栅极结构69可包括栅极绝缘体103(图3)，该栅极绝缘体覆盖晶体管13的设置在区67和68之间的沟道区。绝缘体103可由二氧化硅或氮化硅或其他公知的适合于形成栅极绝缘体的绝缘体材料形成。结构69的形成还可包括使栅极导体104形成为覆盖沟道区。导体104可具有实施方案，该实施方案可形成在绝缘体103上。本领域的技术人员将会知道，导体104的材料也可作为导体105延伸，以覆盖绝缘体102的与沟道区相邻的部分。在一些实施方案中，绝缘体102的这些相邻部分也可以是栅极结构69的一部分。导体104和105的实施方案形成为P型多晶硅。在优选实施方案中，导体104和105基本上不包括任何硅化物(silicide)或自对准硅化物(salacide)材料，并且为基本上仅掺杂多晶硅。导体105(或另选地，导体104)的实施方案朝向栅极结构52横向地(例如，基本垂直于晶体管13的电流方向)延伸。晶体管13的沟道区可形成在导体104下面的部分区66中。

[0025] 晶体管14的栅极结构52可形成为包括栅极绝缘体113和栅极导体114。晶体管14的沟道区可形成在导体114下面的部分衬底100中。绝缘体113可形成为覆盖晶体管14的设置在区39和53之间的沟道区。绝缘体113可由与绝缘体103相同的材料形成。绝缘体103和113的实施方案的厚度比绝缘体102薄大约一到两个数量级。绝缘体103和113的一些实施方案可具有大约十至大约三十埃的厚度(10-30)，并且绝缘体102可具有大约三千埃或更大的厚度(3000)。结构52的栅极导体114也可形成为覆盖沟道区。导体114的实施方案可形成在绝缘体113上。应当指出的是，由于横截面线3-3的角度，图3中仅示出了绝缘体103和113以及导体104和114的部分。本领域的技术人员将会知道，导体114的材料可作为导体115延伸，以也覆盖绝缘体102的与沟道区相邻的部分。在一些实施方案中，绝缘体102的这些相邻部分也可以是结构52的一部分。导体114和115的实施方案形成为N型多晶硅。在优选实施方案中，导体114和115不包括任何硅化物或自对准硅化物材料，并且为基本上仅掺杂多晶硅。导体115(或另选地，导体114)的实施方案朝向结构69横向地延伸。实施方案可横向地(诸如例如，基本上垂直于晶体管14的电流方向)延伸。导体115(或另选地，导体114)可具有实施方案，该实施方案延伸覆盖绝缘体102，以邻接并形成与导体105(或另选地，导体104)的电连接。在实施方案中，该电连接可以是直接电连接。导体115(或另选地，导体105)可具有实施方案，该实施方案可延伸以基本上覆盖边界85。在另一个示例性实施方案中，导体115(或另选地，导体105)可延伸经过边界85并且邻接并形成与导体105(或另选地，导体104)的电连接。在另一个示例性实施方案中，导体105(或另选地，导体104)可延伸经过边界85并且邻接并形成与导体115(或另选地，导体105)的电连接。另一个实施方案可包括，导体105(或另选地，导体104)可形成为延伸以覆盖但不延伸经过边界85，并且导体115(或另选地，导体114)可形成为延伸以覆盖但不延伸经过边界85并且邻接并在导体105和115之间(或另选地，在导体104和114之间)形成电连接。本领域的技术人员将理解，形成晶体管11-14的方法可包括通过以下操作形成导体104-105和114-115：在绝缘体102-103和113上形成多晶硅层；图案化多晶硅；然后掺杂第一部分P型以形成导体104-105并掺杂第二部分N型以形成导体114-115。因此，导体105和115之间的界面或连接可以是在区附近由箭头118所指示的任何地方。本领域的技术人员理解，在导体105和115的界面处形成P-N结。

[0026] 栅极结构52和69的实施方案可包括接触通孔结构65。结构65可具有实施方案，该实施方案可形成在结构52和69两者中。例如，绝缘体106可形成为覆盖区66、以及晶体管11-14的其他部分。形成绝缘体106的实施方案可包括在绝缘体102、导体104-105和导体114-
115的部分上形成绝缘体106。可在绝缘体106中形成开口，使得开口覆盖导体105和115的部分并且跨越边界85延伸。可在开口中形成导体材料以在开口内形成栅极接触导体110，以形成与导体105和115两者、因此与导体104和114的电连接。本领域的技术人员将会知道，导体
110的材料可以是导体材料的复合材料，诸如例如钛、镍和钨的复合材料。然后，可诸如通过CMP或其他平坦化方法来使导体110的材料基本上平坦化，以去除材料的在绝缘体106的表面上方延伸的部分，诸如由导体110的虚线所示的材料。导体110和所得导体110的开口形成为覆盖边界85并进行直接物理接触，并且形成与导体105和115、因此与导体104和114的电连接。结构65的尺寸大于结构77、78、46和55的尺寸。例如，导体110在晶体管13和14之间的方向上的长度大于结构77、78、46和55中的任一个的宽度或长度。在实施方案中，导体110的长度比导体110的宽度长。在实施方案中，导体110在其朝向导体104和114延伸的长度为导体110的宽度的大约三到四(3-4)倍，并且也为结构40、46、55、78、77或90中的任一个的宽度或长度的大约三到四(3-4)倍。导体110的长度增加也有助于在导体104和114之间提供电连接，这有助于使晶体管11的栅极的开路的可能性降低，以及结构74和与该结构相关联的导体的类似配置。

[0027] 本领域的技术人员将会知道，结构43和71以及结构74可与相应的结构52和69以及结构65类似地形成。

[0028] 已发现，使导体105和115形成为在两个导体之间延伸并进行电连接有助于使晶体管11的栅极的开路可能性降低，并且结构43和71的类似配置提供了晶体管13的相同改进。另外，使导体110形成为覆盖边界85并形成与导体105和115两者的电连接，提供了与晶体管
13的栅极的附加电连接，并且还有助于使得晶体管13的栅极的开路的可能性降低。使导体
110形成为在导体105和115的界面处接触导体105和115的部分形成了跨越P-N结的短路，该P-N结允许电流在两个方向上流过导体105和115。结构74和与其相关联的导体的类似配置为晶体管11提供了相同的改进。

[0029] 过去，认为使栅极导体延伸以覆盖掺杂区和衬底之间的边界将导致形成附加P-N结，这可能造成晶体管的不正确操作。

[0030] 然而，诸如例如在导体105和115的覆盖边界85的部分上形成导体110的结构跨越任何此类二极管形成短路并且提供晶体管的正确操作，这提供了提供正确操作的意料不到的结果，即使导体是掺杂的。本领域的技术人员将会知道，即使在导体105和115中包含少量的硅化物，只要导体110仍然直接接触由导体105和115的材料在其界面处形成的P-N结，则导体110仍然提供本文所解释的优点。

[0031] 本领域的技术人员将会知道，除了用在SRAM单元中之外，晶体管13和14以及/或晶体管11和12的结构可用在其他器件中。另外，本领域的技术人员将会知道，只要导体110直接接触导体105和115并接触形成在导体105和115的界面处的P-N结，6T SRAM单元可具有其他布局配置。实施方案还可包括，导体110覆盖边界85。

[0032] 图4示出可利用晶体管13和14的结构的各种其他电路。交叉耦合锁存器130利用反相器131和132以及包括输出133的交叉耦合配置。图4还示出了晶体管136和137，所述晶体管可具有实施方案，该实施方案可以是晶体管13和14的替代实施方案。晶体管136和137是反相器131或132中的任何一个。

[0033] 图4中示出的与非栅极140还具有输出结构，该输出结构可利用晶体管136和137来形成输出141。在实施方案中，晶体管136和137作为栅极140的输出结构，其中晶体管136和137的输出133将与输出141相同。另外，D触发器145。Q输出使用晶体管136和137来形成，其中晶体管136、137的输出133将是触发器145的Q输出。

[0034] 图5示意性地示出可能由于绝缘体的丢失部分而形成的电路150的实施方案的一部分的示例。在制造器件35的过程期间，可能可以去除一些绝缘体的部分。例如，在CMP操作期间，可无意中去除绝缘体106的部分，使得在一些区中，绝缘体的厚度可以减小。绝缘体的此类丢失部分可能导致绝缘体质量较低，这会使包括此类绝缘体的器件的可靠性降低。已发现，接触结构65和74的意料不到的结果是所述结构在晶体管的栅极导体之间提供了冗余的电连接，这提供了用于检测绝缘体问题的机制。

[0035] 在一些实施方案中，绝缘体丢失可能导致与晶体管的栅极导体的不良连接。这种不良连接可能导致与栅极导体的电容耦合，诸如例如如通过电容器151和152所示。然而，由于由导体110形成的与栅极的冗余连接，电压仍然可被施加到晶体管12的栅极并绕过电容器151和152的电容耦合。因此，如果高电压诸如例如在节点23处被施加到晶体管11和12的栅极，则高电压引起绝缘体的击穿，可以检测到击穿。在实施方案中，施加到晶体管11和12的栅极的电压不小于施加到端子27的电源电压。因此，接触结构65和74的另一个优点是便于检测到可能在绝缘体中形成的缺陷。

[0036] 根据所有前述内容，本领域的技术人员应当理解，半导体器件的一个实施方案的示例可以包括：

[0037] 半导体衬底(诸如衬底100)，该半导体衬底具有第一导电类型(诸如例如，P型)；

[0038] 第二导电类型(诸如例如，N型)的第一掺杂区(诸如例如，区66)，该第一掺杂区形成在半导体衬底的表面上，该第一掺杂区的周边在第一掺杂区的边界(85)处邻接半导体衬底；

[0039] 第一晶体管(诸如例如，晶体管13)，该第一晶体管形成在第一掺杂区中，该第一晶体管具有第一掺杂多晶硅栅极导体(诸如例如，导体104)，该第一掺杂多晶硅栅极导体延伸以覆盖边界(诸如例如，边界85)，该第一掺杂多晶硅栅极导体具有第一导电类型；

[0040] 第二晶体管(诸如例如，晶体管14)，该第二晶体管形成在半导体衬底中，该第二晶体管具有第二掺杂多晶硅栅极导体(诸如例如，导体114)，该第二掺杂多晶硅栅极导体延伸以与第一掺杂多晶硅栅极导体相交，该第二掺杂多晶硅栅极导体具有第二导电类型；和[0041] 栅极触点，该栅极触点具有接触导体(诸如例如，导体110)，该接触导体形成在第一掺杂多晶硅栅极导体的第一部分上和第二掺杂多晶硅栅极导体的第一部分上并覆盖边界。

[0042] 另一个实施方案可包括，接触导体具有的第一长度大于接触导体的第一宽度。

[0043] 在另一个实施方案中，第一晶体管可包括源极触点，该源极触点具有源极接触导体(诸如例如，导体90)，该源极接触导体具有第二宽度和第二长度，其中第一长度大于第二长度并且还大于第二宽度。

[0044] 另一个实施方案还可包括绝缘体，该绝缘体：覆盖第一掺杂多晶硅栅极导体的第二部分，该第一掺杂多晶硅栅极导体覆盖第一晶体管的沟道区；并且覆盖第二掺杂多晶硅栅极导体的第二部分，该第二掺杂多晶硅栅极导体覆盖第二晶体管的沟道区，该绝缘体具有开口，该开口覆盖第一掺杂多晶硅栅极导体的第一部分、覆盖第二掺杂多晶硅栅极导体的第一部分并且覆盖边界。

[0045] 在实施方案中，第一掺杂多晶硅栅极导体和第二掺杂多晶硅栅极导体可延伸以覆盖绝缘体并且彼此相交，从而覆盖绝缘体。

[0046] 实施方案可包括，第一掺杂多晶硅栅极导体和第二掺杂多晶硅栅极导体为基本上仅掺杂多晶硅。

[0047] 另一个实施方案可包括，第一掺杂多晶硅栅极导体和第二掺杂多晶硅栅极导体基本上不包括硅化物或自对准硅化物材料。

[0048] 半导体器件可具有另一个实施方案，其中第二晶体管在第一掺杂区的外部。

[0049] 实施方案还可包括形成在第一掺杂区中的第三晶体管(诸如例如，晶体管11)，该第三晶体管具有第一导电类型的第三掺杂多晶硅栅极导体。

[0050] 另一个实施方案还可包括形成在半导体衬底中并且在第一掺杂区外部的第四晶体管(诸如例如，晶体管12)，该第四晶体管具有第二导电类型的第四掺杂多晶硅栅极导体，该第四掺杂多晶硅栅极导体延伸以与第三掺杂多晶硅栅极导体相交。

[0051] 本领域的技术人员还将理解，形成半导体器件的方法的实施方案的示例可包括：

[0052] 在第二导电类型(诸如例如，P型)的半导体衬底(诸如例如，衬底100)的表面上形成第一导电类型(诸如例如，N型)的第一掺杂区(诸如例如，区66)；

[0053] 在第一掺杂区中形成第一晶体管(诸如例如，晶体管13)的第一有源区(诸如例如，沟道区)，该第一有源区具有第一栅极导体(诸如例如，导体104或105中的一个)，该第一栅极导体覆盖第一晶体管的第一沟道区；

[0054] 在半导体衬底中并且在第一掺杂区外部形成第二晶体管(诸如例如，晶体管14)的第二有源区，该第二有源区具有第二栅极导体(诸如例如，导体114或115中的一个)，该第二栅极导体覆盖第二晶体管的第二沟道区；

[0055] 使第一栅极导体和第二栅极导体延伸，其中第一栅极导体或第二栅极导体中的一个延伸以覆盖半导体衬底和第一掺杂区的周边之间的界面；以及

[0056] 在第一栅极导体上、在第二栅极导体上形成栅极接触导体(诸如例如，导体110)，并覆盖半导体衬底和第一掺杂区的周边之间的界面。

[0057] 该方法的另一个实施方案还可包括将第一栅极导体形成为基本上仅掺杂多晶硅。

[0058] 实施方案还可包括将第二栅极导体形成为基本上仅掺杂多晶硅。

[0059] 该方法可具有实施方案，该实施方案可包括将第一栅极导体形成为具有第二导电类型并且将第二栅极导体形成为具有第一导电类型。

[0060] 另一个实施方案还可包括在第一栅极导体的覆盖第一沟道区的一部分上和在第二栅极导体的覆盖第二沟道区的一部分上形成绝缘体；

[0061] 在绝缘体中形成开口，其中开口覆盖界面；以及

[0062] 在开口内形成金属导体，其中金属导体物理接触和电接触第一栅极导体和第二栅极导体两者。

[0063] 实施方案还可包括，形成栅极接触导体包括形成栅极接触导体，该栅极接触导体的长度大于栅极接触导体的宽度。

[0064] 在实施方案中，该方法可包括形成源极接触导体，该源极接触导体接触第一晶体管的源极区，其中源极接触导体的长度和宽度小于栅极接触导体的长度。

[0065] 该方法还可包括，形成栅极接触导体包括在第一栅极导体和第二栅极导体上形成金属。

[0066] 另一个实施方案可包括在第一掺杂区中形成第三晶体管(诸如例如，晶体管11)，该第三晶体管具有与第一晶体管共用的源极区，以及在半导体衬底中并且在第一掺杂区外部形成第四晶体管，其中该第四晶体管具有与第二晶体管共用的源极区。

[0067] 实施方案还可包括向第一栅极导体和向第二栅极导体施加电压，其中该电压大于施加到第一晶体管的源极的电源电压。

[0068] 本领域的技术人员还应理解，半导体器件的一个实施方案的示例可以包括：

[0069] 第一导电类型的第一掺杂区，该第一掺杂区在第二导电类型的半导体衬底的表面上；

[0070] 在第一掺杂区中的第一晶体管的第一有源区，该第一有源区具有第一栅极导体，该第一栅极导体覆盖第一晶体管的第一沟道区；

[0071] 在半导体衬底中并且在第一掺杂区外部的第二晶体管的第二有源区，该第二有源区具有第二栅极导体，该第二栅极导体覆盖第二晶体管的第二沟道区；

[0072] 第一栅极导体和第二栅极导体，该第一栅极导体和该第二栅极导体被设置成使得第一栅极导体或第二栅极导体中的一个延伸以覆盖半导体衬底和第一掺杂区的周边之间的界面；和

[0073] 栅极接触导体，该栅极接触导体设置在第一栅极导体上、在第二栅极导体上，并覆盖半导体衬底和第一掺杂区的周边之间的界面。

[0074] 第一栅极导体包括基本上仅掺杂多晶硅。

[0075] 另一实施方案可包括第二栅极导体，该第二栅极导体包括基本上仅掺杂多晶硅。

[0076] 实施方案可包括，第一栅极导体可具有第二导电类型并且第二栅极导体具有第一导电类型。

[0077] 在另一个实施方案中，栅极接触导体可包括绝缘体，该绝缘体在第一栅极导体的覆盖第一沟道区的一部分上和第二栅极导体的覆盖第二沟道区的一部分上；

[0078] 绝缘体中的开口，其中开口覆盖界面；和

[0079] 开口内的金属导体，其中金属导体物理接触和电接触第一栅极导体和第二栅极导体两者。

[0080] 在另一个实施方案中，栅极接触导体的长度可大于栅极接触导体的宽度。

[0081] 实施方案可包括源极接触导体，该源极接触导体接触第一晶体管的源极区，其中源极接触导体的长度和宽度小于栅极接触导体的长度。

[0082] 另一个实施方案可包括，栅极接触导体可包括在第一栅极导体和第二栅极导体上的金属。

[0083] 实施方案还可包括：第一掺杂区中的第三晶体管，该第三晶体管具有与第一晶体管共用的源极区；以及设置在半导体衬底中并且在第一掺杂区外部的第四晶体管，其中该第四晶体管具有与第二晶体管共用的源极区。

[0084] 实施方案可包括，可向第一栅极导体和向第二栅极导体施加电压，其中该电压大于施加到第一晶体管的源极或第二晶体管的漏极的电源电压。

[0085] 鉴于上述全部内容，很明显公开了一种新颖的器件和方法。除了其他特征之外，还包括使P沟道晶体管的栅极导体形成为延伸以至少覆盖阱区边界并物理接触N沟道晶体管的栅极导体。接触结构被形成为包括导体，该导体至少物理接触两个栅极导体的延伸部，这提供了与晶体管的栅极的更可靠的连接和冗余的连接。栅极导体结构和接触结构有助于减少与晶体管的栅极的开路连接。

[0086] 虽然通过特定优选的实施方案和示例性实施方案描述了本说明书的主题，但本说明书的前述附图和描述仅仅描绘了主题的实施方案的典型和非限制性示例，因此并不将前述附图和描述视为限制其范围，对本领域技术人员而言，许多备选方案和变型都将是显而易见的。

[0087] 如下文的诸项权利要求书所反映，本发明的各方面具有的特征可少于前文公开的单个实施方案的所有特征。所以，下文表述的诸项权利要求书特此明确地并入具体实施方式中，且每项权利要求本身都代表本发明的独立实施方案。此外，尽管本文描述的一些实施方案包含其他实施方案中包含的一些特征，却未包含其中包含的其他特征，但本领域技术人员应当理解，不同实施方案的特征的组合意在属于本发明的范围，而且意在形成不同的实施方案。

标题	发布/更新时间	阅读量
绝缘体上半导体结构以及制备方法	2020-05-08	510
感测放大器、存储器装置及形成存储器装置的方法	2020-05-08	56
用于制备用于微组装的GaN及相关材料的系统及方法	2020-05-08	48
形成三维存储设备的栅极结构的方法	2020-05-11	163
波导集成雪崩光电二极管	2020-05-11	663
一种针状面阵成像器件	2020-05-11	535
绝缘体上半导体结构以及制备方法	2020-05-08	674
半导体器件及其制造方法	2020-05-08	571
半导体装置	2020-05-11	961
集成电路器件	2020-05-12	148

形成半导体器件的方法

形成半导体器件的方法

背景技术

具体实施方式

该功能需要专业版企业版VIP权限，您可以：