技术领域
[0001] 本
发明涉及集成
电路器件制造技术领域，具体而言，涉及一种浮栅的制备方法。
背景技术
[0002] 近年来，高
密度闪存在许多领域上的应用已受到很大的关注，因为存储单元尺寸的缩小可大幅减低制造成本。
[0003] 目前，集成电路器件的浮栅形成有多种方法。其中，一种典型的浮栅制备方法如下：1）在提供
半导体衬底，例如
硅晶片、硅绝缘体或
外延硅片；2）使用高密度
等离子体工艺沉积垫
氧化硅层和氮化硅层，
刻蚀形成沟槽区；填充沟槽区并在氮化硅层表面之上；3）使用化学机械
抛光工艺平坦化通过高密度等离子体工艺沉积的氧化硅层，形成沟槽区隔离结构并暴露氮化硅层；4）通过湿法刻蚀工艺选择性地去除氮化硅层，形成从沟槽区底部延伸到垫氧化物层以上的
浅沟槽隔离结构；5）去除垫氧化物层和沟槽区中的通过高密度等离子体工艺沉积的氧化硅层的一部分；6）使用光阻材料作为掩膜，通过
离子注入形成半导体衬底中的源漏极和
沟道区；7）形成隧道氧化物；8）沉积
多晶硅材料；9）沉积盖氧化物材料；10）平坦化多晶硅材料，露出浅沟槽隔离结构的顶部；11）使用HF浸渍工艺去除沟槽区中的通过高密度等离子体工艺沉积的氧化硅层的一部分，形成浮栅。
[0004] 在上述步骤11）中去除沟槽区中的通过高密度等离子体工艺沉积的氧化硅层的一部分通常采用的是湿法蚀刻，这是因为湿法蚀刻是各向同性的蚀刻，之后形成的ONO层（氧化硅-氮化硅-氧化硅层）包裹浮栅的面积较大，使浮栅与后续形成的控制栅之间的耦合率较高。但是其存在如下技术问题：1）如果湿法蚀刻的过程没有控制好，就会直接刻蚀到有源区，造成有源区与后续形成的控制栅之间
短路；2）湿法蚀刻后，浮栅与浮栅之间的耦合效应较大，影响半导体器件性能。但是如果采用干法蚀刻（
各向异性蚀刻），虽然不存在有源区与后续形成的控制栅之间短路的
风险，但是浮栅与浮栅之间的耦合效应会增大并且浮栅与后续形成的控制栅之间的耦合率也较小；而且值得注意的还有干法蚀刻会使得ONO层的电性厚度降低。所以目前亟待解决上述步骤11）中刻蚀存在的上述技术问题。
发明内容
[0005] 本发明旨在提供一种浮栅的制备方法，以解决
现有技术中沟槽区中部分氧化硅层去除过程中存在的有源区与控制栅之间短路的风险或浮栅与后续形成的控制栅之间的耦合率较小的技术问题。
[0006] 为了实现上述目的，根据本发明的一个方面，提供了一种浮栅的制备方法。该制备方法包括以下步骤：S1，在半导体衬底上形成浅沟槽隔离结构，且浅沟槽隔离结构的上表面高出于半导体衬底上表面第一高度H1；S2，通过离子注入在半导体衬底上形成有源区；S3，在半导体衬底上形成隧道氧化物层；S4，在隧道氧化物层上沉积形成浮栅材料层；S5，平坦化浮栅材料层露出浅沟槽隔离结构的上表面；以及S6，刻蚀去除部分浅沟槽隔离结构，形成浮栅；步骤S6包括：采用湿法刻蚀去除第二高度H2的浅沟槽隔离结构，使得浮栅与后续形成的控制栅之间耦合率较高；然后采用
干法刻蚀去除第三高度H3的浅沟槽隔离结构，形成浮栅，其中，H2+H3≤H1。
[0007] 进一步地，第一高度H1为600~700埃。
[0008] 进一步地，第二高度H2为250~400埃。
[0009] 进一步地，步骤S6中的湿法刻蚀包括采用含有
氢氟酸的蚀刻液进行蚀刻。
[0010] 进一步地，步骤S6中的干法刻蚀包括以四氟化
碳作为前驱体进行蚀刻。
[0011] 进一步地，步骤S1包括：在半导体衬底上沉积形成垫氧化物层和氮化层；刻蚀形成沟槽区，并沉积形成氧化硅层填充沟槽区至氮化层之上；平坦化氧化硅层至氮化层；刻蚀去除氮化层和垫氧化层，得到浅沟槽隔离结构。
[0012] 进一步地，半导体衬底的材质为硅晶片、硅绝缘体或外延硅片。
[0013] 进一步地，氧化硅层通过高密度等离子体工艺沉积而成。
[0014] 进一步地，步骤S6之后进一步包括：在浮栅上形成介电层，介电层为氧化硅-氮化硅-氧化硅层。
[0015] 进一步地，介电层的厚度为140±3埃。
[0016] 应用本发明的技术方案，在刻蚀去除部分浅沟槽隔离结构时，首先采用湿法刻蚀去除第一深度的浅沟槽隔离结构，然后采用干法刻蚀去除第二深度的所述浅沟槽隔离结构，形成浮栅。这样就同时克服单独用干法刻蚀或独用湿法刻蚀的缺点，还兼备了其两者的优点，这是因为首先采用湿法刻蚀，而湿法蚀刻是各向同性的蚀刻，使ONO层（氧化硅-氮化硅-氧化硅层）包裹浮栅的面积较大，从而使浮栅与后续形成的控制栅之间的耦合率较高；然后采用干法刻蚀，避免了有源区与控制栅之间短路的风险。
附图说明
[0017] 构成本
申请的一部分的
说明书附图用来提供对本发明的进一步理解，本发明的示意性
实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
[0018] 图1示出了根据本发明实施例的步骤S1到S5形成的半导体器件的结构示意图；
[0019] 图2示出了根据本发明实施例的湿法刻蚀后形成的半导体器件的结构示意图；以及
[0020] 图3示出了根据本发明实施例的干法刻蚀后形成的浮栅结构示意图。
具体实施方式
[0021] 需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
[0022] 为了便于描述，在这里可以使用空间相对术语，如“在......之上”、“在......上方”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间
位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被
定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在......上方”可以包括“在......上方”和“在......下方”两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方位），并且对这里所使用的空间相对描述符作出相应解释。
[0023] 现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
[0024] 根据本发明一种典型的实施方式，提供一种浮栅的制备方法。如图1至3所示，该方法包括以下步骤：S1，在半导体衬底10上形成浅沟槽隔离结构20，且浅沟槽隔离结构20的上表面高出于半导体衬底10上表面第一高度H1；S2，通过离子注入在半导体衬底10上形成有源区；S3，在半导体衬底10上形成隧道氧化物层30；S4，在隧道氧化物层30上沉积形成浮栅材料层；S5，平坦化浮栅材料层露出浅沟槽隔离结构20的上表面；以及S6，刻蚀去除部分浅沟槽隔离结构20，形成浮栅40；步骤S6包括：采用湿法刻蚀去除第二高度H2的浅沟槽隔离结构20，使得浮栅40与后续形成的控制栅之间耦合率较高；然后采用干法刻蚀去除第三高度H3的浅沟槽隔离结构20，形成浮栅40，其中，H2+H3≤H1。
[0025] 应用本发明的技术方案，在刻蚀去除部分浅沟槽隔离结构20时，首先采用湿法刻蚀去除第一高度H1的浅沟槽隔离结构20，然后采用干法刻蚀去除第二高度H2的所述浅沟槽隔离结构20，形成浮栅40。这样就同时克服单独用干法刻蚀或独用湿法刻蚀的缺点，还兼备了其两者的优点，这是因为首先采用湿法刻蚀，而湿法蚀刻是各向同性的蚀刻，使ONO层（氧化硅-氮化硅-氧化硅层）包裹浮栅40的面积较大，从而使浮栅40与后续形成的控制栅之间的耦合率较高；然后采用干法刻蚀，避免了有源区与控制栅之间短路的风险。
[0026] 根据本发明一典型的实施例，第一高度H1为600~700埃，此高度适合精细化器件的制作。
[0027] 本发明的技术方案适合用于65nm技术中，因为65nm技术中制成窗口已经很小，浮栅化学机械
研磨后的厚度在一片晶片上误差很大，如果刻蚀时采用固定的数值来做，会带来两个问题：如果浮栅沉太薄，经刻蚀后沟槽区部分的最低点会比有源区还要低，这样带来的后果是漏电可能性很大，写入程序的能
力降低很多；反过来说，如果浮栅太厚，浮栅间的干扰会加大。所以在做湿法刻蚀前要先对浮栅厚度做一个评估，然后根据实际浮栅厚度来调整刻湿法蚀刻深度，以便形成高
质量的半导体器件。优选地，第二高度H2为250~400埃（根据浮栅高度调整，每次蚀刻（step）为50埃，足够保证浮栅40与后续形成的控制栅之间的耦合率较高，并保证H2+H3≤。
[0028] 优选地，步骤S6中的湿法刻蚀包括采用含有氢氟酸的蚀刻液进行蚀刻，通过控制反应时间控制蚀刻下的深度。
[0029] 优选地，步骤S6中的干法刻蚀以四氟化碳作为前驱体进行蚀刻，蚀刻300-350埃。
[0030] 优选地，步骤S6之后进一步包括：在浮栅上形成介电层，介电层为氧化硅-氮化硅-氧化硅（ONO）层。同样的ONO物理厚度，用湿法蚀刻后形成的ONO层电性厚度为140~150埃，要比用湿法加干法蚀刻出来的厚度（120-130埃）厚13.80%。经过评估，为了保证最终产品的性能，我们需要把ONO的物理厚度比湿法刻蚀时再加10个左右埃的厚度，所以优选地，保证介电层的电性厚度为140±3埃。
[0031] 根据本发明一种典型的实施方式，步骤S1包括：在半导体衬底10上沉积形成垫氧化物层和氮化层；刻蚀形成沟槽区，并沉积形成氧化硅层填充沟槽区至氮化层之上；平坦化氧化硅层至氮化层；刻蚀去除氮化层和垫氧化层，得到浅沟槽隔离结构20。采用这种方式形成的浅沟槽隔离结构20在半导体衬底10上表面以上的部分上窄下宽，这样在后续干法刻蚀去除第二深度时，如图3所示，会有小部分残余31，可以使浮栅40与浮栅40之间的耦合效应会减小，提高半导体器件的性能。
[0032] 根据本发明的一种典型的实施方式，浮栅40的形成具体包括如下步骤：
[0033] 1）提供半导体衬底10，例如硅晶片、硅绝缘体或外延硅片等；形成
覆盖半导体衬底10的垫氧化物。该垫氧化物可为通过炉管在高温下生产的氧化物，还可以使用
化学气相沉积工艺或其他适合的工艺形成。在垫氧化物上形成氮化硅层（氮化硅层现在厚度为1300埃，因为浮栅高度由氮化硅层厚度决定，所以高的氮化硅会带来高的浮栅，而高的浮栅带来更好的控制栅到浮栅的耦合效应，提高器件性能。所以现在在满足浅沟道隔离层填充能力的
基础上，可以将氮化硅层设置到1400-1450埃的厚度），该氮化硅层可以利用二氯硅烷和NH3作为前驱体的化学气相沉积工艺形成，另外也可以应用等离子体化学气相沉积的其他合适方法形成。
[0034] 2）使用
光刻和刻蚀工艺形成沟槽区，其中，刻蚀工艺可以是湿法刻蚀，也可以是干法刻蚀。然后使用高密度等离子体工艺沉积形成氧化硅层，填充沟槽区并在氮化硅层表面之上。在优选的实施例中，该氧化硅层是在氩气环境内利用硅烷和氧气作为前驱体，使用高密度等离子体（HDP）沉积形成。
[0035] 3）使用
化学机械抛光工艺平坦化通过高密度等离子体工艺沉积的氧化硅层，形成沟槽区隔离结构，且该沟槽区隔离结构高出衬底上表面第一高度，相当于浮栅40的高度。该步骤中的化学机械抛光工艺也可以采用其他合适的平坦化工艺代替，例如反蚀刻、回流或其组合等。在具体的实施例中，该第一高度可以是600~700埃，当然，根据实际需要，此高度可以根据半导体器件的不同设计不同的高度。
[0036] 4）通过湿法刻蚀工艺选择性地去除氮化硅层，在具体的实施例中，可以使用
磷酸类的湿法刻蚀工艺选择性的去处氮化硅层（因为在氮化硅层去除的时候，稀释的氢氟酸对氧化硅也有一定的蚀刻能力，我们发现适当加长制成时间可以增加浮栅宽度，加强控制栅到浮栅的耦合能力）。此处也可以使用其他的蚀刻工艺，例如反应离子蚀刻（RIE）。
[0037] 5）去除垫氧化物层和沟槽区中的通过高密度等离子体工艺沉积的氧化硅层的一部分。其中垫氧化物层可以使用氢氟酸类的湿法选择性刻蚀，当然也可以采用反应离子蚀刻（RIE）。
[0038] 6）使用光阻材料作为掩膜，通过离子注入形成半导体衬底10中的有源区。
[0039] 7）形成隧道氧化物。隧道氧化物可以使用原
硅酸四乙酯作为前驱体的化学气相沉淀法形成，也可以使用其他的适合氧化硅沉积的工艺形成，例如，以二氯硅烷和氧气作为前驱体的化学气相沉积工艺形成。
[0040] 8）沉积多晶硅材料（浮栅材料层）；
[0041] 9）沉积盖氧化物材料，该盖氧化物材料可以是二氯硅烷和氧气作为前驱体的化学气相沉积工艺形成。盖氧化物材料用于在化学机械抛光过程中保护多晶硅材料，他能够防止多晶硅材料分层，还能够保护大片的多晶硅区域并减少多晶硅凹陷。
[0042] 10）平坦化多晶硅材料，露出浅沟槽隔离结构20的顶部。
[0043] 11）采用湿法刻蚀去除第一深度的浅沟槽隔离结构20，使得浮栅40与后续形成的控制栅之间耦合率较高；然后采用干法刻蚀去除第二深度的所述浅沟槽隔离结构20，形成浮栅40。
[0044] 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何
修改、等同替换、改进等，均应包含在本发明的保护范围之内。
