集成电路器件
阅读：148发布：2020-05-12
专利汇可以提供集成电路器件专利检索，专利查询，专利分析的服务。并且本公开的 实施例 提供了一种集成 电路 器件。 半导体 衬底包括具有上表面的掺杂区。掺杂区可以包括 二极管 的传导 端子 (诸如 阴极 )或晶体管的传导端子(诸如漏极)。在掺杂区处提供 硅 化物层。该硅化物层具有仅部分 覆盖 掺杂区的上表面的区域的区域。部分区域覆盖有助于调制集成电路器件的 阈值 电压 和/或漏 电流 。(ESM)同样的 发明 创造已同日 申请 发明 专利，下面是集成电路器件专利的具体信息内容。
1.一种集成电路器件，其特征在于，包括：
半导体衬底，包括具有上表面的掺杂区；以及
硅化物层，具有仅部分覆盖所述掺杂区的所述上表面的区域的区域。
2.根据权利要求1所述的集成电路器件，其特征在于，所述掺杂区是MOS型晶体管的源极区或漏极区中的一个。
3.根据权利要求1所述的集成电路器件，其特征在于，所述掺杂区是二极管的阳极或阴极中的一个。
4.根据权利要求3所述的集成电路器件，其特征在于，所述二极管的所述阳极的一部分被控制电极覆盖。
5.根据权利要求1所述的集成电路器件，其特征在于，所述掺杂区形成二极管的阴极和晶体管的漏极，所述二极管与所述晶体管彼此串联电连接。
6.根据权利要求5所述的集成电路器件，其特征在于，所述掺杂区的掺杂剂原子浓度在
1017至1018原子/cm3的范围内。
7.根据权利要求5所述的集成电路器件，其特征在于，还包括另一硅化物层，所述另一硅化物层具有的区域仅部分覆盖所述半导体衬底中的另一掺杂区的上表面的区域，所述另一掺杂区形成所述二极管的阳极。
8.根据权利要求5所述的集成电路器件，其特征在于，还包括另一硅化物层，所述另一硅化物层具有的区域仅部分覆盖所述半导体衬底中的另一掺杂区的上表面的区域，所述另一掺杂区形成所述晶体管的源极。
9.根据权利要求5所述的集成电路器件，其特征在于，彼此串联电连接的所述二极管和所述晶体管形成防止静电放电影响的保护电路。
10.根据权利要求1所述的集成电路器件，其特征在于，所述硅化物层的厚度在10nm至
30nm的范围内。
11.根据权利要求1所述的集成电路器件，其特征在于，所述半导体衬底是绝缘体上硅结构的半导体层。
12.根据权利要求11所述的集成电路器件，其特征在于，所述绝缘体上硅结构为超薄绝缘体上硅类型。
13.根据权利要求1所述的集成电路器件，其特征在于，所述掺杂区的所述上表面的所述区域仅被所述硅化物层的单个部分覆盖。
14.根据权利要求1所述的集成电路器件，其特征在于，所述掺杂区的所述上表面的所述区域被所述硅化物层的多个分离部分覆盖。
15.根据权利要求14所述的集成电路器件，其特征在于，所述多个分离部分彼此规则地间隔开。
16.根据权利要求1所述的集成电路器件，其特征在于，所述掺杂区是防止静电放电影响的保护电路的一部分。
集成电路器件
技术领域
背景技术
[0004] 由于静电放电引起的问题随着电子电路中部件的尺寸的减小而愈加明显。防止静电放电影响的电子电路的保护是确保电子电路的可靠性和耐用性的重要问题。
[0005] 因此，需要性能更好的静电放电保护电路。实用新型内容
[0006] 实施例克服了已知的防止静电放电影响的保护电路的全部或部分缺点。
[0008] 根据实施例，掺杂区是MOS型晶体管的源极区或漏极区中的一个。
[0011] 根据实施例，掺杂区形成二极管的阴极和晶体管的漏极，二极管与晶体管彼此串联电连接。
[0013] 根据实施例，该集成电路器件还包括另一硅化物层，另一硅化物层具有的区域仅部分覆盖半导体衬底中的另一掺杂区的上表面的区域，另一掺杂区形成二极管的阳极。
[0014] 根据实施例，该集成电路器件还包括另一硅化物层，另一硅化物层具有的区域仅部分覆盖半导体衬底中的另一掺杂区的上表面的区域，另一掺杂区形成晶体管的源极。
[0015] 根据实施例，彼此串联电连接的二极管和晶体管形成防止静电放电影响的保护电路。
[0016] 根据实施例，硅化物层的厚度在10nm至30nm的范围内。
[0017] 根据实施例，半导体衬底是绝缘体上硅结构的半导体层。
[0018] 根据实施例，绝缘体上硅结构为超薄绝缘体上硅类型。
[0019] 根据实施例，掺杂区的上表面的区域仅被硅化物层的单个部分覆盖。
[0020] 根据实施例，掺杂区的上表面的区域被硅化物层的多个分离部分覆盖。
[0021] 根据实施例，多个分离部分彼此规则地间隔开。
[0022] 根据实施例，掺杂区是防止静电放电影响的保护电路的一部分。
[0023] 实施例提供了一种器件，其包括硅化物层，该硅化物层部分覆盖掺杂区域。
[0024] 根据实施例，该器件还包括MOS型晶体管。
[0025] 根据实施例，该器件还包括二极管。
[0026] 根据实施例，二极管的阴极和晶体管的漏极由第一N型掺杂区形成。
[0027] 根据实施例，第一N型掺杂区的掺杂剂原子浓度在1017至1018原子/cm3的范围内。
[0028] 根据实施例，掺杂区域至少包括部分地被硅化物层覆盖的第一N型掺杂区。
[0029] 根据实施例，掺杂区域仅包括第一N型掺杂区。
[0030] 根据实施例，二极管的阳极的一部分被控制电极覆盖。
[0031] 根据实施例，硅化物层的厚度在10nm至20nm的范围内。
[0032] 根据实施例，该器件形成在绝缘体上硅型结构的内部和顶部上。
[0033] 根据实施例，该器件形成在超薄型绝缘体上硅结构的内部和顶部上。
[0034] 根据实施例，掺杂区域被硅化物层的单个部分覆盖。
[0035] 根据实施例，掺杂区域被硅化物层的至少一部分覆盖。
[0036] 根据实施例，掺杂区域被硅化物层的多个部分规则地覆盖。
[0038] 在下面结合附图对特定实施例的非限制性描述中对前述和其他特征和优点进行详细讨论，其中：
[0039] 图1示出了防止静电放电影响的保护电路的电气图；
[0040] 图2示出了图1的电路的实施例的横截面视图；
[0041] 图3示出了图2的实施例的俯视图；
[0043] 图5是示出了图1的电路的另一电流特性与电压特性的曲线图；
[0044] 图6示出了图1的电路的另一实施例的俯视图；以及
[0045] 图7示出了图1的电路的又一实施例的俯视图。
具体实施方式
[0046] 在不同的附图中，相同的元件已经使用相同的附图标记表示。具体地，不同实施例共有的结构元件和/或功能元件可以使用相同的附图标记表示，并且可以具有相同的结构特性、尺寸特性和材料特性。
[0047] 为了清楚起见，仅示出了并且详细描述了对理解所描述的实施例有用的那些步骤和元件。具体地，不对防止静电放电影响的保护电路的制造进行详述。
[0048] 在整个本公开中，术语“连接”用于表示除了导体之外没有中间元件的电路元件之间的直接电连接，而术语“耦合”用于表示电路元件之间的电连接，其可以是直接的，或者可以是经由一个或多个中间元件。
[0049] 通常，使用以下术语：
[0050] -轻掺杂半导体层表示掺杂剂原子浓度的范围为1014至1016原子/cm3的层；
[0051] -掺杂半导体层表示掺杂剂原子浓度的范围为1017至1018原子/cm3的层；以及[0052] -重掺杂半导体层表示掺杂剂原子浓度的范围为1018至1021原子/cm3的层。
[0053] 在以下描述中，当引用限定绝对位置(诸如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等)或相对位置(诸如术语“上方”、“下方”、“上部”，“下部”等)的术语或引用限定方向(诸如术语“水平”、“竖直”等)的术语时，除非另有说明，否则均指的是附图的方位。
[0054] 本文中使用术语“约”、“基本上”和“近似”来表示所讨论的值的正或负10％，优选地正或负5％的公差。
[0055] 图1是防止静电放电影响的保护电路10的电气图。
[0056] 电路10包括二极管12。二极管12配备有控制电极，该控制电极被布置在二极管12的阳极区的一部分上。控制电极使得能够改善二极管12的PN结的导通。结合图2对二极管12的控制电极进行更详细的描述。
[0057] 电路10还包括晶体管14。晶体管14是MOS型晶体管，更具体地，是N沟道MOS晶体管。
[0058] 二极管12和晶体管14串联连接。更具体地，二极管12的阴极连接到晶体管14的漏极，并且还更具体地，在关于图2所描述的实施例中，二极管12的阴极和晶体管14的漏极由同一个N型掺杂区形成。二极管12的阳极、晶体管14的源极、二极管12的控制电极以及晶体管14的栅极分别耦合到电路10的集成电路芯片外部的触点C1、C2、C3和C4。例如，触点C5(附图中的虚线)可以耦合到二极管12的阴极和晶体管14的漏极。
[0059] 电路10的操作可以与晶闸管的操作类似。
[0060] 结合图2对电路10的结构进行更详细的描述。
[0061] 图2是结合图1所描述的电路10类型的电路的结构20的实施例的横截面视图。
[0062] 结构20形成在绝缘体上硅(SOI)型结构的内部和顶部上，该绝缘体上硅型结构包括例如由硅制成的半导体衬底101，半导体衬底101支撑例如由氧化硅制成的绝缘层103，在该绝缘层103上搁置有例如由硅制成的半导体层105。更具体地，结构20形成在FD-SOI(“全耗尽绝缘体上硅”)型结构(即，超薄绝缘体上硅型结构)的内部和顶部上。绝缘层103的厚度例如在15nm至30nm的范围内，例如，大约为25nm。导电层105的厚度例如在5nm至22nm的范围内，例如，大约为15nm。
[0063] 半导体层105被分成多个掺杂区或掺杂区域，其中在图2中，从左侧到右侧，如下：
[0064] -P型重掺杂区107(P+)；
[0065] -P型轻掺杂区109(P-)；
[0066] -N型掺杂区111(N)；
[0067] -P型轻掺杂区113(P-)；以及
[0068] -N型重掺杂区115(N+)。
[0069] 绝缘栅极117和119、或控制电极117和绝缘栅极119分别布置在区109和113的顶部上并且分别与区109和113接触。每个栅极117、119由层状结构形成(未明确图示)，该层状结构包括栅极氧化物层，导电层搁置在该栅极氧化物层上。更具体地，绝缘栅极117和119是HKMG型栅极(“高-K金属栅极”)。因此，栅极氧化物层由高介电常数介电材料(例如，氧化铪)制成。栅极氧化物层通常不会直接搁置在硅区上，需要存在例如由氧化硅制成的接口层。例如，栅极氧化物层的厚度在1nm至10nm的范围内，例如，大约为2nm。导电层通常是不同导电层(例如，氮化钛层和多晶硅层)的堆叠。例如，导电层的厚度例如为大约50nm。在图2中通过块示出了栅极117和119，这些块没有详示形成它们的层。栅极117和119由绝缘壁121横向界定。每个绝缘壁121例如布置在层105的两个掺杂区之间的结处。绝缘壁121例如由氮化硅和/或氧化硅制成。
[0070] 触点C1、C2、C3和C4(在图2中用方形表征)形成在区107和115的区域上，并且形成在栅极117和119的区域上。触点C1、C2、C3和C4例如由金属制成。由于制造原因，触点C1、C2、C3和C4不能直接形成在区107和115以及栅极117和119上，并且需要存在例如由硅化物制成的中间导电层。为此目的，区107和115以及栅极117和119各自被由硅化物制成的导电层S覆盖。更具体地，触点C3和C4不会直接布置在栅极117和119上方(参见图3)。层S例如由硅化镍(NiSi)制成。层S的厚度例如在10nm至30nm的范围内，例如，大约为12.5nm。例如，硅化物层可以根据它们覆盖的内容而具有不同的厚度，例如，覆盖区107和115的硅化物层S的厚度可以为大约15nm，并且覆盖栅极117和119的硅化物层S的厚度可以为大约25nm。
[0071] 区111进一步部分地被硅化物层S'覆盖。硅化物层S'具有与硅化物层S相同的尺寸和材料特性。结合图3对区111上的层S'的分布模式进行进一步详细描述。例如，还可以在层S'和区111上形成触点C5。
[0072] 对区107、109、111和栅极117进行组装以形成二极管12。区107和109形成二极管12的阳极。区111形成二极管12的阴极。绝缘栅极117形成二极管12的控制电极。
[0073] 对区111、113、115和栅极119进行组装以形成晶体管14。区111形成晶体管14的漏极。区113形成晶体管14的沟道区。区115形成晶体管14的源极。栅极119形成晶体管14的栅极。
[0074] 图3是结合图2所描述的电路10的结构的俯视图。在图3中，触点C1、C2、C3、C4和C5的位置以与图2中相同的方式使用方形表示。
[0075] 如先前所指示的，硅化物区S'仅部分地覆盖区111。在图3所示的示例中，层S'在其整个宽度上但不沿着其整个长度L覆盖区111。然后，层S'具有长度d。例如，对于大约10μm的长度L，长度d可以例如等于2、4、6或8μm。作为变型，层S'可以不在其整个宽度上覆盖区115。
[0077] 发明人还观察到，控制(选择)由硅化物层S'覆盖的区111的比例使得能够调制电路10的漏电流的值。
[0079] 图4是以对数尺度绘制的曲线图，其示出了图1的电路类型的电路的电流特性与电压特性。更具体地，图4示出了ACS(“平均电流斜率”)类型的电流特性与电压特性，也就是说，通过逐渐增加发送到二极管12的阳极上的电流并且通过测量阳极12的电位与参考电位之间的电压而获得的电流特性与电压特性。ACS型电流特性与电压特性使得能够确定电路10的阈值电压的值。
[0080] 实际上，根据防止静电放电影响的保护电路的用途，电路10的阈值电压或接通电压应当小于要保护的电路或端子所授权的最大电压。
[0081] 图4的曲线图包括两条曲线30和32。每条曲线30、32表示具有结合图2和图3所描述的结构20类型的结构的电路的电流特性与电压特性。曲线30表示其硅化物层S'与电流特性和电压特性由曲线32表示的电路的硅化物层S'相比覆盖区111的较小部分的电路的电流特性与电压特性。应当指出，曲线30的电路的阈值电压Vt30小于曲线32的电路的阈值电压Vt32。因此，减小被硅化物层S'覆盖的区111中的部分区的尺寸使得能够减小对应电路的阈值电压。
[0082] 图5是示出了图1的电路类型的电路的其他电流特性与电压特性的曲线图。更具体地，图5示出了AVS(“平均电压斜率”)类型的电流特性与电压特性，也就是说，通过逐渐增加阳极12的电位与参考电位之间的电压并且通过测量存在于二极管12的阳极上的电流而获得的电流特性与电压特性。AVS型电流特性与电压特性使得能够确定没有超过防止静电放电影响的保护电路两端的最大电压的值，以避免过高的电流消耗和漏电流。
[0083] 实际上，通过在电流特性与电压特性上设置限制电流Ilimit，可以确定电路可以承受的最大电压，而不超过限制电流Ilimit。
[0084] 图5的曲线图包括曲线40和42。每条曲线40、42示出了具有结合图2和图3所描述的结构20类型的结构的电路的电流特性与电压特性。曲线40示出了其硅化物层S'与特性由曲线42表示的电路的硅化物层S'相比覆盖掺杂区111的较小部分的电路的电流特性与电压特性。应当指出，针对限制电流Ilimit而达到的电路40的电压Vm40小于针对限制电流Ilimit而达到的电路42的电压Vm42。因此，电路的区111被硅化物覆盖的越多，电流消耗和漏电流就越不显着。
[0085] 因此，对于给定应用，重要的是确定硅化物层S'的比例使得能够获得足够的阈值电压和功耗。
[0086] 图6是结构20的另一实施例的俯视图。沿着线I-I的横截面视图类似于图2的横截面视图。在该实施例中，硅化物层S也部分覆盖区107和115以及栅极117和119。
[0087] 图7是结构20的又一实施例的俯视图。沿着线II-II的横截面视图类似于图2的横截面视图。
[0088] 在该实施例中，区111例如被硅化物层S'的多个部分均匀覆盖，而非被硅化物层S'的单个部分覆盖。
[0089] 该实施例的优点在于，通过将硅化物层S'分成多个部分，它们的分布更加规则，其使得能够避免结构层级处的电流的不规则性。
[0090] 结合图1至图7所描述的实施例的优点在于，相对于制造其掺杂区及其栅极完全被硅化物覆盖的电路的方法，它们的制造方法无需附加成本。
[0091] 已经对各种实施例和变型进行描述。本领域技术人员应当理解，可以组合这些各种实施例和变型的某些特点，并且本领域技术人员将想到其他变型。
[0092] 具体地，在图3中，结构20在俯视图中具有矩形形状，但是作为变型，结构20可以例如具有环的形状或适于结构20的操作的任何其他形状。
[0093] 进一步地，关于图6所描述的实施例可以与关于图7所描述的实施例组合。
[0094] 进一步地，区111是N型掺杂区，但是它可以是N型重掺杂区。
[0095] 进一步地，在掺杂部分上沉积部分硅化物层可以应用于其他类型的防止静电放电影响的保护电路，诸如在S.Athanasiou等人所著的题为“Preliminary 3D TCAD Electro-thermal Simulations of BIMOS transistor in thin silicon film for ESD protection in FDSOI UTBB CMOS technology”，2015Intl.Conf.on IC Design and Technology中描述的那些电路。
[0096] 最后，基于上文所给出的功能指示，所描述的实施例和变型的实际实现方式在本领域技术人员的能力范围内。
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