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半导体器件及其制造方法

阅读：571发布：2020-05-08

专利汇可以提供半导体器件及其制造方法专利检索，专利查询，专利分析的服务。并且本发明提供一种半导体器件及其制造方法，该制造方法包括：提供衬底；在所述衬底上依次形成有第一介质层、浮栅、第二介质层和控制栅，以及形成于所述浮栅、第二介质层和控制栅侧壁的间隔氧化层，所述第一介质层为氧化层；沿字线区域湿法蚀刻间隔氧化层和第一介质层，以减薄第一介质层形成隧穿氧化层，以及减薄间隔氧化层形成侧壁氧化层，以使控制栅转角处的侧壁氧化层与隧穿氧化层的厚度比为125％至145％。本发明能够提高半导体器件的控制栅与字线之间抗压能力，能够使半导体器件的擦除性能更加稳定、擦除效果更好，能够提高半导体器件的质量。，下面是半导体器件及其制造方法专利的具体信息内容。

权利要求

1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上依次形成有第一介质层、浮栅、第二介质层和控制栅，以及形成于所述浮栅、第二介质层和控制栅侧壁的间隔氧化层，所述第一介质层为氧化层；
沿字线区域湿法蚀刻间隔氧化层和第一介质层，以减薄位于字线区域下方的第一介质层形成隧穿氧化层，以及减薄间隔氧化层形成侧壁氧化层，以使控制栅转角处的侧壁氧化层与隧穿氧化层的厚度比为125％至145％。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述控制栅转角处的侧壁氧化层厚度与隧穿氧化层的厚度比为142％。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在字线区域形成的所述第一介质层的厚度为172纳米，通过湿法蚀刻所述第一介质层之后形成的隧穿氧化层的厚度为103纳米；形成所述间隔氧化层厚度为204纳米，通过湿法蚀刻所述间隔氧化层形成的侧壁氧化层的厚度为124纳米；在湿法蚀刻之前，所述控制栅转角处的间隔氧化层厚度为215纳米；在湿法蚀刻之后，所述控制栅转角处的侧壁氧化层厚度为147纳米。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体器件为分栅式闪存。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二介质层为ONO叠层。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述隧穿氧化层和侧壁氧化层均为二氧化硅。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述衬底上形成有源极和漏极。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述衬底为硅、锗、绝缘体上硅、金刚石上硅、第Ⅲ簇或者第Ⅴ簇半导体化合物。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述侧壁氧化层之间的隧穿氧化层上的字线区域形成字线。
10.一种半导体器件，其特征在于，采用如权利要求1-9中任一项所述的半导体器件的制造方法形成。

说明书全文

半导体器件及其制造方法

技术领域

[0001] 本发明涉及集成电路设计领域，特别涉及一种半导体器件及其制造方法。

背景技术

[0002] 在半导体器件的制造工艺中，随着半导体器件的特征尺寸的逐渐缩小，字线的特征尺寸也越来越小。例如90纳米以下特征尺寸的半导体器件，分栅快闪存储器在擦除过程中，控制栅与字线之间需要较大的电压差，因此，本领域中亟需一种半导体器件的制造方法，以提高分快闪存储器的控制栅与字线之间抗压能力。

发明内容

[0003] 本发明的目的在于，提供了一种半导体器件及其制造方法，以提高半导体器件的控制栅与字线之间抗压能力。

[0004] 为达到上述目的，本发明提供一种半导体器件的制造方法，包括：提供衬底；在所述衬底上依次形成有第一介质层、浮栅、第二介质层和控制栅，以及形成于所述浮栅、第二介质层和控制栅侧壁的间隔氧化层，所述第一介质层为氧化层；沿字线区域湿法蚀刻间隔氧化层和第一介质层，以减薄位于字线区域下方的第一介质层形成隧穿氧化层，以及减薄间隔氧化层形成侧壁氧化层，以使控制栅转角处的侧壁氧化层与隧穿氧化层的厚度比为125％至145％。

[0005] 进一步的，本发明提供的半导体器件的制造方法，所述控制栅转角处的侧壁氧化层厚度与隧穿氧化层的厚度比为142％。

[0006] 进一步的，本发明提供的半导体器件的制造方法，在字线区域形成的所述第一介质层的厚度为172纳米，通过湿法蚀刻所述第一介质层之后形成的隧穿氧化层的厚度为103纳米；形成所述间隔氧化层厚度为204纳米，通过湿法蚀刻所述间隔氧化层形成的侧壁氧化层的厚度为124纳米；在湿法蚀刻之前，所述控制栅转角处的间隔氧化层厚度为215纳米；在湿法蚀刻之后，所述控制栅转角处的侧壁氧化层厚度为147纳米。

[0007] 进一步的，本发明提供的半导体器件的制造方法，所述半导体器件为分栅式闪存。

[0008] 进一步的，本发明提供的半导体器件的制造方法，所述第二介质层为ONO叠层。

[0009] 进一步的，本发明提供的半导体器件的制造方法，所述隧穿氧化层和侧壁氧化层均为二氧化硅。

[0010] 进一步的，本发明提供的半导体器件的制造方法，所述衬底上形成有源极和漏极。

[0011] 进一步的，本发明提供的半导体器件的制造方法，所述衬底为硅、锗、绝缘体上硅、金刚石上硅、第Ⅲ簇或者第Ⅴ簇半导体化合物。

[0012] 进一步的，本发明提供的半导体器件的制造方法，在所述侧壁氧化层之间的隧穿氧化层上的字线区域形成字线。

[0013] 为了解决上述技术问题，本发明还提供一种半导体器件，采用如上述的半导体器件的制造方法形成。

[0014] 与现有技术相比，本发明提供的半导体器件及其制造方法，通过在衬底上形成第一介质层和间隔氧化层，然后通过湿法蚀刻间隔氧化层和第一介质层，以减薄第一介质层形成隧穿氧化层，减薄间隔氧化层形成侧壁氧化层，以使控制栅转角处的侧壁氧化层与隧穿氧化层的厚度比为125％至145％。在湿法蚀刻间隔氧化层和第一介质层过程中，由于控制栅转角处的侧壁氧化层的蚀刻速率比第一介质层的蚀刻速率要慢，因此，会形成符合设计要求厚度的隧穿氧化层，并且在控制栅转角处会留存较厚的侧壁氧化层，从而提高控制栅与字线之间的抗压能力。本发明控制栅转角处的侧壁氧化层与隧穿氧化层的厚度比为125％至145％，以使控制栅转角处的侧壁氧化层的厚度要大于隧穿氧化层的厚度的25％至
45％，从而在擦除过程中，能够提高半导体器件中的控制栅与字线之间的电压差，以使半导体器件的擦除性能更加稳定、擦除效果更好，因此能够提高半导体器件的质量。
附图说明

[0015] 图1至图3是的半导体器件的制造方法的过程示意图；

[0016] 图4是本发明实施例一的半导体器件的制造方法的流程图。

具体实施方式

[0017] 以下结合附图和具体实施例对本发明提出的半导体器件及其制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0018] 请参考图1至图4，本发明实施例提供一种半导体器件的制造方法，包括：

[0019] 步骤201，提供衬底101。其中所述衬底101为硅、锗、绝缘体上硅、金刚石上硅、第Ⅲ簇或者第Ⅴ簇半导体化合物。

[0020] 步骤202，在所述衬底101上依次形成有第一介质层102、浮栅103、第二介质层104和控制栅105，以及形成于所述浮栅103、第二介质层104和控制栅105侧壁的间隔氧化层106。其中所述第一介质层102及其形成的隧穿氧化层108可以为二氧化硅等氧化层，第二介质层104可以为二氧化硅等氧化层，为了提高第二介质层104的绝缘性能，第二介质层104也可以为二氧化硅、氮化硅和二氧化硅构成的ONO叠层。其中间隔氧化层106及其形成的侧壁氧化层107可以为二氧化硅。

[0021] 步骤203，沿字线区域109a湿法蚀刻间隔氧化层106和第一介质层102，以减薄位于字线区域109a下方的第一介质层102形成隧穿氧化层108，以及减薄间隔氧化层106形成侧壁氧化层107，以使控制栅105转角处的侧壁氧化层107与隧穿氧化层108的厚度比为125％至145％。

[0022] 本发明实施例提供的半导体器件的制造方法，在字线区域109a形成的所述第一介质层102的厚度可以为172纳米，通过湿法蚀刻所述第一介质层102之后形成的隧穿氧化层108的厚度为103纳米；形成所述间隔氧化层106厚度可以为204纳米，通过湿法蚀刻所述间隔氧化层106形成的侧壁氧化层107的厚度为124纳米；在湿法蚀刻之前，所述控制栅105转角处的间隔氧化层106厚度为215纳米；在湿法蚀刻之后，所述控制栅105转角处的侧壁氧化层107厚度为147纳米。此时，所述控制栅105转角处的侧壁氧化层107厚度与隧穿氧化层108的厚度比为147/103＝142％。

[0023] 本发明实施例提供的半导体器件的制造方法，所述衬底101上形成有源极和漏极。

[0024] 请参考图3，本发明实施例提供的半导体器件的制造方法，在所述侧壁氧化层107之间的隧穿氧化层108上的字线区域109a形成字线109。

[0025] 本发明实施例还提供一种半导体器件，采用如上述的半导体器件的制造方法形成的半导体器件，其中半导体器件为分栅式闪存。

[0026] 本发明实施例提供的半导体器件及其制造方法，通过在衬底101上形成第一介质层102和间隔氧化层106，然后通过湿法蚀刻间隔氧化层106和第一介质层102，以减薄第一介质层102形成隧穿氧化层108，减薄间隔氧化层106形成侧壁氧化层107，以使控制栅105转角处的侧壁氧化层107与隧穿氧化层108的厚度比为125％至145％。在湿法蚀刻间隔氧化层106和第一介质层102过程中，由于控制栅105转角处的侧壁氧化层107的蚀刻速率比第一介质层102的蚀刻速率要慢，因此，会形成符合设计要求厚度的隧穿氧化层108，并且在控制栅
105转角处会留存较厚的侧壁氧化层107，从而提高控制栅105与字线之间的抗压能力。本发明实施例控制栅105转角处的侧壁氧化层107与隧穿氧化层108的厚度比为125％至145％，以使控制栅105转角处的侧壁氧化层107的厚度要大于隧穿氧化层108的厚度的25％至
45％，从而在擦除过程中，能够提高半导体器件中的控制栅105与字线之间的电压差，以使半导体器件的擦除性能更加稳定、擦除效果更好，因此能够提高半导体器件的质量。

[0027] 上述描述仅是对本发明实施例较佳实施例的描述，并非对本发明实施例范围的任何限定，本发明实施例领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明实施例权利要求书的保护范围。

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