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用于射频通信系统的静电放电保护电路

阅读：342发布：2020-05-08

专利汇可以提供用于射频通信系统的静电放电保护电路专利检索，专利查询，专利分析的服务。并且本公开涉及用于射频通信系统的静电放电保护电路。提供了用于射频电路的静电放电(ESD)保护的装置和方法。在一些配置中，ESD保护电路包括串联地电连接在射频信号引脚与射频地引脚之间的两对以上场效应晶体管 (FET)。两对以上FET中的每一对均包括用于提供应对负极性ESD事件的保护的负ESD保护FET以及用于提供应对正极性ESD事件的保护的正ESD保护FET。负ESD保护FET的源极和栅极彼此电连接，并且所述正ESD保护FET的源极和栅极彼此电连接。另外地，负ESD保护FET和正ESD保护FET的漏极彼此电连接。ESD保护电路展现出相对低的电容和平坦的电容对电源特性。，下面是用于射频通信系统的静电放电保护电路专利的具体信息内容。

权利要求

1.一种集成电路，包括：
第一引脚；
第二引脚；以及
静电放电ESD保护电路，其包括串联地连接在所述第一引脚与所述第二引脚之间的两对以上的场效应晶体管FET，其中所述两对以上的FET中的每一对均包括：
负ESD保护FET，其包括漏极、源极和栅极，其中所述负ESD保护FET的源极和栅极彼此电连接；以及
正ESD保护FET，其包括漏极、源极和栅极，其中所述正ESD保护FET的源极和栅极彼此电连接，
其中所述负ESD保护FET的漏极与所述正ESD保护FET的漏极电连接；
所述正ESD保护FET响应于在第一引脚处接收的正极性ESD事件通过雪崩击穿而触发；
并且
所述负ESD保护FET响应于正极性ESD事件而作为二极管连接的晶体管工作。
2.如权利要求1所述的集成电路，其中所述第一引脚包括射频信号引脚并且所述第二引脚包括射频地引脚。
3.如权利要求2所述的集成电路，进一步包括与所述射频信号引脚电连接的射频电路。
4.如权利要求2所述的集成电路，其中所述射频信号引脚被配置为接收在所述射频地引脚的电压之上和之下摆动的射频信号。
5.如权利要求1所述的集成电路，其中所述负ESD保护FET和所述正ESD保护FET各自包括n型金属氧化物半导体NMOS晶体管。
6.如权利要求1所述的集成电路，其中所述两对以上的FET包括至少三对FET。
7.如权利要求1所述的集成电路，其中所述集成电路在绝缘体上硅SOI衬底中。
8.如权利要求1所述的集成电路，其中所述负ESD保护FET响应于在第一引脚处接收的负极性ESD事件通过雪崩击穿而触发；并且所述正ESD保护FET响应于负极性ESD事件而作为二极管连接的晶体管工作。
9.一种装置，包括：
第一引脚；
第二引脚；以及
静电放电ESD保护电路，其电连接在所述第一引脚与所述第二引脚之间，其中所述ESD保护电路包括：
第一负ESD保护FET，其包括源极和与所述第一引脚电连接的栅极；
第一正ESD保护FET，其包括源极和与第一中间节点电连接的栅极以及与所述第一负ESD保护FET的漏极电连接的漏极；
第二负ESD保护FET，其包括源极和与所述第一中间节点电连接的栅极；以及第二正ESD保护FET，其包括彼此电连接的源极和栅极以及与所述第二负ESD保护FET的漏极电连接的漏极；
其中所述正ESD保护FET响应于在第一引脚处接收的正极性ESD事件通过雪崩击穿而触发；并且
所述负ESD保护FET响应于正极性ESD事件而作为二极管连接的晶体管工作。
10.如权利要求9所述的装置，其中所述第二正ESD保护FET的源极和栅极与所述第二引脚电连接。
11.如权利要求9所述的装置，其中所述第一负ESD保护FET、所述第二负ESD保护FET、所述第一正ESD保护FET和所述第二正ESD保护FET各自包括NMOS晶体管。
12.如权利要求9所述的装置，其中所述第一负ESD保护FET包括与所述第一负ESD保护FET的源极电连接的主体，其中所述第二负ESD保护FET包括与所述第二负ESD保护FET的源极电连接的主体，其中所述第一正ESD保护FET包括与所述第一正ESD保护FET的源极电连接的主体，并且其中所述第二正ESD保护FET包括与所述第二正ESD保护FET的源极电连接的主体。
13.如权利要求9所述的装置，其中所述第一引脚包括射频信号引脚并且所述第二引脚包括射频地引脚。
14.如权利要求13所述的装置，进一步包括与所述射频信号引脚电连接的射频电路。
15.如权利要求13所述的装置，其中所述射频信号引脚被配置为接收在所述射频地引脚的电压之上和之下摆动的射频信号。
16.如权利要求9所述的装置，其中所述ESD保护电路进一步包括：
第三负ESD保护FET，其包括彼此电连接以及与所述第一正ESD保护FET的源极和栅极电连接的源极和栅极；以及
第三正ESD保护FET，其包括彼此电连接的源极和栅极以及与所述第三负ESD保护FET的漏极电连接的漏极。
17.如权利要求16所述的装置，其中所述第三正ESD保护FET的源极和栅极与所述第二引脚电连接。
18.如权利要求16所述的装置，其中所述第一负ESD保护FET、所述第二负ESD保护FET、所述第三负ESD保护FET、所述第一正ESD保护FET和所述第二正ESD保护FET以及所述第三正ESD保护FET各自包括NMOS晶体管。
19.一种集成电路的静电放电ESD保护方法，所述方法包括：
接收第一引脚上的射频信号；
利用串联地连接在所述第一引脚与第二引脚之间的两对以上场效应晶体管FET来将ESD保护提供给所述第一引脚，其中所述两对以上FET各自包括正ESD保护FET和负ESD保护FET，其中所述正ESD保护FET的源极和栅极彼此电连接，其中所述负ESD保护FET的源极和栅极彼此电连接，并且其中所述正ESD保护FET的漏极与所述负ESD保护FET的漏极电连接；
响应于正极性ESD事件通过雪崩击穿而触发每个正ESD保护FET；
响应于正极性ESD事件而使得每个负ESD保护FET作为二极管连接的晶体管工作；以及通过将所述两对以上FET的多个p-n结的第一部分正向偏置以及通过将所述多个p-n结的第二部分反向偏置，响应于所述第一引脚的电压变化，抑制所述ESD保护电路的总电容的变化。
20.如权利要求19所述的方法，其中利用两对以上FET向所述第一引脚提供ESD保护包括使用至少三对FET。
21.如权利要求19所述的方法，其中向所述第一引脚提供ESD保护进一步包括：通过响应于正极性ESD事件而激活所述正ESD保护FET以及通过响应于负极性ESD事件而激活所述负ESD保护FET，通过所述两对以上FET提供从所述第一引脚到所述第二引脚的电通路。

说明书全文

用于射频通信系统的静电放电保护电路

技术领域

[0001] 本发明的实施方案涉及电子系统，并且更特别地涉及射频静电放电保护(ESD)电路。

背景技术

[0002] 射频系统会暴露于静电放电(ESD)事件，或者具有快速变化的电压和高功率的相对短持续时间的电信号。

[0003] ESD事件会由于IC的相对小面积上的过电压条件和/或高水平的功率耗散而破坏电子系统内的集成电路(IC)。高功率耗散会升高IC 温度，并且会导致若干问题，诸如栅极氧化物穿通、结损坏、金属损坏和表面电荷累积。而且，ESD事件可以包括锁存(换言之，低阻抗路径的不利形成)，从而破坏IC的功能以及可能导致对IC的永久损坏。因此，需要提供一种具有诸如在IC加电条件和掉电条件下应对这种ESD事件的保护的IC。

发明内容

[0004] 在一个方面，集成电路包括第一引脚、第二引脚和静电放电(ESD)保护电路，所述ESD保护电路包括串联地电连接在所述第一引脚与第二引脚之间的两对以上场效应晶体管(FET)。两对以上FET中的每一个均包括：负ESD保护FET，其包括彼此电连接的源极和栅极以及漏极；以及正ESD保护FET，其包括彼此电连接的源极和栅极以及漏极。负ESD保护FET的漏极与所述正ESD保护FET的漏极电连接。

[0005] 在另一方面，提供一种装置。该装置包括第一引脚、第二引脚和电连接在第一引脚与第二引脚之间的ESD保护电路。该ESD保护电路包括：第一负ESD保护FET，其包括源极和与第一引脚电连接的栅极；第一正ESD保护FET，其包括源极和与第一中间节点电连接的栅极以及与第一负ESD保护FET的漏极电连接的漏极；第二负ESD保护FET，其包括源极和与第一中间节点电连接的栅极；以及第二正ESD保护FET，其包括彼此电连接的源极和栅极以及与所述第二负ESD保护FET的漏极电连接的漏极。

[0006] 在另一方面，提供了集成电路的ESD保护方法。该方法包括：接收第一引脚上的射频信号；以及利用串联地电连接在第一引脚与第二引脚之间的两对以上FET来向第一引脚提供ESD保护。两对以上FET中的每一对均包括正ESD保护FET和负ESD保护FET。正ESD保护FET的源极和栅极彼此电连接，负ESD保护FET的源极和栅极彼此电连接，并且正ESD保护FET的漏极与负ESD保护FET的漏极电连接。该方法还包括：通过将两对以上FET的多个p-n结的第一部分正向偏置以及通过将多个p-n结的第二部分反向偏置，响应于第一引脚的电压变化，抑制ESD保护电路的总电容的变化。

[0007] 在另一方面，提供集成电路。该集成电路包括第一引脚、第二引脚、衬底和在衬底上的ESD保护电路。该ESD保护电路包括正向ESD保护电路，其被配置为提供应对在第一引脚与第二引脚之间接收到的正极性ESD事件的保护。正向ESD保护电路包括具有与第一引脚电连接的阳极的第一类型的第一二极管。ESD保护电路还包括反向ESD保护电路，其被配置为提供应对在第一引脚与第二引脚之间接收到的负极性ESD事件的保护。反向ESD保护电路包括具有与第一引脚电连接的阴极的第二类型的第一二极管。衬底与第一类型的第一二极管的阳极之间的电容小于衬底与第一类型的第一二极管的阴极之间的电容，并且衬底与第二类型的第一二极管的阴极之间的电容小于衬底与第二类型的第一二极管的阳极之间的电容。

[0008] 在另一方面，提供ESD保护方法。该方法包括：利用正向ESD保护电路保护集成电路的第一引脚免于正极性ESD事件破坏；利用反向ESD保护电路保护第一引脚免于负极性ESD事件破坏；以及利用第一类型的第一二极管将第一引脚隔离于正向ESD保护电路到集成电路的衬底的电容，以及利用第二类型的第一二极管将第一引脚隔离于反向ESD保护电路到衬底的电容。第一类型的第一二极管具有与第一引脚电连接的阳极，并且衬底与第一类型的第一二极管的阳极之间的电容小于衬底与第一类型的第一二极管的阴极之间的电容。另外地，第二类型的第一二极管具有与第一引脚电连接的阴极，并且衬底与第二类型的第一二极管的阴极之间的电容小于衬底与第二类型的第一二极管的阳极之间的电容。

[0009] 在另一方面，提供一种集成电路。该集成电路包括第一引脚、第二引脚、正向ESD保护电路以及反向ESD保护电路。正向ESD保护电路包括串联地电连接在第一引脚与第二引脚之间的一个或多个P+/N-EPI二极管、一个或多个ESD保护器件以及一个或多个P-EPI/N+二极管。一个或多个P+/N-EPI二极管中的第一P+/N-EPI二极管包括与第一引脚电连接的阳极。反向ESD保护电路串联地电连接在第二引脚与第一引脚之间的一个或多个P+/N-EPI二极管、一个或多个ESD保护器件以及一个或多个P-EPI/N+二极管。一个或多个P-EPI/N+二极管中的第一P-EPI/N+二极管包括与第一引脚电连接的阴极。

[0010] 在另一方面，提供一种集成电路。该集成电路包括高频信号引脚、地引脚、多个ESD保护电路以及被配置为将高频信号引脚隔离于多个ESD保护电路的电容的至少一部分的一个或多个电感器。多个ESD保护电路包括第一ESD保护电路和第二ESD保护电路，其中多个ESD保护电路被配置为响应于ESD事件而激活以在高频信号引脚与地引脚之间提供电通路。一个或多个电感器包括电连接在第一ESD保护电路与第二ESD保护电路之间的第一电感器。

[0011] 在另一方面，提供了用于提供高频信号引脚与地引脚之间的ESD保护的ESD保护网络。ESD保护网络包括：第一ESD保护电路，其包括与高频信号引脚电连接的第一端子以及与地引脚电连接的第二端子；第一电感器，其包括与第一ESD保护电路的第一端子电连接的第一端以及第二端；以及第二ESD保护电路，其包括与所述第一电感器的第二端电连接的第一端子以及与所述地引脚电连接的第二端子。第一电感器被配置为将高频信号引脚隔离于第二ESD保护电路的电容。

[0012] 在另一方面，提供一种提供ESD保护的方法。该方法包括：接收高频信号引脚上的信号；利用包括第一ESD保护电路和第二ESD保护电路的多个ESD保护电路来向高频信号引脚提供ESD保护；以及利用一个或多个电感器将高频信号引脚隔离于多个ESD保护电路的电容的至少一部分。隔离高频信号引脚包括利用一个或多个电感器中的第一电感器将第二ESD保护电路的电容隔离于高频信号。第一电感器电连接在第一ESD保护电路与第二ESD保护电路之间。

[0013] 在另一方面，提供一种集成电路。该集成电路可以包括：高频信号引脚；地引脚；多个静电放电(ESD)保护电路，其包括第一ESD保护电路和第二ESD保护电路，其中所述多个ESD保护电路被配置为响应于ESD事件而激活以提供所述高频信号引脚与所述地引脚之间的电通路；以及一个或多个电感器，其被配置为将所述高频信号引脚隔离于所述多个ESD保护电路的电容的至少部分，其中所述一个或多个电感器包括电连接在所述第一ESD保护电路与所述第二ESD保护电路之间的第一电感器。

[0014] 根据一个实施例，在上述集成电路中，所述第一ESD保护电路可以包括第一端子和第二端子，其中所述第一端子与所述高频信号引脚电连接且所述第二端子与所述地引脚电连接。其中所述第二ESD保护电路包括第一端子和第二端子，其中所述第二端子与所述地引脚电连接。其中所述第一电感器电连接在所述第一ESD保护电路的第一端子与所述第二ESD保护电路的第一端子之间。

[0015] 根据一个实施例，在上述集成电路中，所述多个ESD保护电路可以进一步包括第三ESD保护电路，所述第三ESD保护电路包括第一端子和第二端子，其中所述第二端子与所述地引脚电连接，并且其中所述一个或多个电感器进一步包括电连接在所述第二ESD保护电路的第一端子与所述第三ESD保护电路的第一端子之间的第二电感器。

[0016] 根据一个实施例，在上述集成电路中，所述第三ESD保护电路的电容大于所述第二ESD保护电路的电容，并且其中所述第二ESD保护电路的电容可以大于所述第一ESD保护电路的电容。

[0017] 根据一个实施例，在上述集成电路中，所述高频信号引脚可以被配置为接收至少32GHz的频率的信号。

[0018] 根据一个实施例，在上述集成电路中，所述高频信号引脚可以被配置为接收具有在6-32GHz范围内的带宽的窄带信号。

[0019] 根据一个实施例，在上述集成电路中，所述多个ESD保护电路可以在衬底上，其中所述第一ESD保护电路可以包括：正向ESD保护电路，其包括具有与所述高频信号引脚电连接的阳极的第一类型的第一二极管；以及反向ESD保护电路，其包括具有与所述高频信号引脚电连接的阴极的第二类型的第一二极管，其中所述衬底与所述第一类型的第一二极管的阳极之间的电容小于所述衬底与所述第一类型的第一二极管的阴极之间的电容，并且其中所述衬底与所述第二类型的第一二极管的阴极之间的电容小于所述衬底与所述第二类型的第一二极管的阳极之间的电容。

[0020] 根据一个实施例，在上述集成电路中，所述第一ESD保护电路可以包括：串联地电连接在所述高频信号引脚与所述地引脚之间的一个或多个P+/N-EPI二极管；以及串联地电连接在所述地引脚与所述高频信号引脚之间的一个或多个P-EPI/N+二极管。

[0021] 根据一个实施例，在上述集成电路中，所述一个或多个P+/N-EPI二极管可以包括至少两个P+/N-EPI二极管，并且其中所述一个或多个P-EPI/N+二极管包括至少两个P-EPI/N+二极管。

[0022] 在另一方面，提供一种用于提供高频信号引脚与地引脚之间的ESD保护的静电放电(ESD)保护网络。所述ESD保护网络可以包括：第一ESD保护电路，其包括与所述高频信号引脚电连接的第一端子以及与所述地引脚电连接的第二端子；第一电感器，其包括与所述第一ESD保护电路的第一端子电连接的第一端和第二端；以及第二ESD保护电路，其包括与所述第一电感器的第二端电连接的第一端子以及与所述地引脚电连接的第二端子，其中所述第一电感器被配置为将所述高频信号引脚隔离于所述第二ESD保护电路的电容。

[0023] 根据一个实施例，上述ESD保护网络可以进一步包括：第二电感器，其包括与所述第二ESD保护电路的第一端子电连接的第一端以及第二端；以及第三ESD保护电路，其包括与所述第二电感器的第二端电连接的第一端子以及与所述地引脚电连接的第二端子。

[0024] 根据一个实施例，在上述ESD保护网络中，所述第三ESD保护电路的电容可以大于所述第二ESD保护电路的电容，并且其中所述第二ESD保护电路的电容大于所述第一ESD保护电路的电容。

[0025] 根据一个实施例，在上述ESD保护网络中，所述第一ESD保护电路可以包括：串联地电连接在所述高频信号引脚与所述地引脚之间的一个或多个P+/N-EPI二极管；以及串联地电连接在所述地引脚与所述高频信号引脚之间的一个或多个P-EPI/N+二极管。

[0026] 根据一个实施例，在上述ESD保护网络中，所述一个或多个P+/N-EPI二极管可以包括至少两个P+/N-EPI二极管，并且其中所述一个或多个P-EPI/N+二极管包括至少两个P-EPI/N+二极管。

[0027] 根据一个实施例，在上述ESD保护网络中，所述第二ESD保护电路可以包括：串联地电连接在所述第一电感器的第二端与所述地引脚之间的一个或多个P+/N-EPI二极管；以及串联地电连接在所述地引脚与所述第一电感器的所述第二端之间的一个或多个P-EPI/N+二极管。

[0028] 在另一方面，提供一种提供静电放电(ESD)保护的方法。所述方法可以包括：接收高频信号引脚上的信号；使用包括第一ESD保护电路和第二ESD保护电路的多个ESD保护电路向所述高频信号引脚提供ESD保护；以及利用一个或多个电感器将所述高频信号引脚隔离于所述多个ESD保护电路的电容的至少部分，其中隔离所述高频信号引脚包括利用所述一个或多个电感器中的第一电感器将所述第二ESD保护电路的电容隔离于所述高频信号，其中所述第一电感器电连接在所述第一ESD保护电路与所述第二ESD保护电路之间。

[0029] 根据一个实施例，在上述方法中，接收所述高频信号引脚上的信号可以包括接收射频信号或微波频率信号中的至少一个。

[0030] 根据一个实施例，上述方法可以进一步包括：利用所述第一ESD保护电路的正向保护电路来保护所述高频信号引脚免于正极性ESD事件破坏；以及利用所述第一ESD保护电路的反向保护电路来保护所述高频信号引脚免于负极性ESD事件破坏。

[0031] 根据一个实施例，在上述方法中，保护所述高频信号引脚免于正极性ESD事件破坏可以包括利用一个或多个P+/N-EPI二极管来提供ESD保护，并且其中保护所述高频信号引脚免于负极性ESD事件破坏包括利用一个或多个P-EPI/N+二极管来提供ESD保护。

[0032] 根据一个实施例，在上述方法中，所述多个ESD保护电路可以进一步包括第三ESD保护电路，其中所述方法可以进一步包括：利用所述一个或多个电感器中的第二电感器将所述第三ESD保护电路的电容隔离于所述高频信号，其中所述第二电感器电连接在所述第二ESD保护电路与所述第三ESD保护电路之间。附图说明

[0033] 图1是根据一个实施方案的包括静电放电(ESD)保护电路的射频集成电路(IC)的电路图。

[0034] 图2是用于射频系统的ESD保护电路的另一实施方案的电路图。

[0035] 图3A是根据一个实施方案的NMOS器件的注解剖视图。

[0036] 图3B是ESD保护电路及其寄生电容模型的一个实施方案的电路图。

[0037] 图3C是根据另一实施方案的NMOS器件的注解剖视图。

[0038] 图4A是ESD保护电路的两个实施例的电容对电压的曲线图。

[0039] 图4B是ESD保护电路的两个实施例的三阶互调(IM3)对频率的曲线图。

[0040] 图4C是ESD保护电路的两个实施例的三阶截点(IP3)对频率的曲线图。

[0041] 图5是根据另一实施方案的包括ESD保护电路的射频IC的电路图。

[0042] 图6是用于射频系统的ESD保护电路的另一实施方案的电路图。

[0043] 图7是用于耐高压射频系统的ESD保护电路的另一实施方案的电路图。

[0044] 图8A是根据一个实施方案的P+/N-EPI二极管器件的注解剖视图。

[0045] 图8B是根据一个实施方案的P-EPI/N+二极管器件的注解剖视图。

[0046] 图9A是根据另一实施方案的P+/N-EPI二极管器件的注解剖视图。

[0047] 图9B是根据另一实施方案的P-EPI/N+二极管器件的注解剖视图。

[0048] 图10是ESD二极管的两个实施例的电容对电压的曲线图。

[0049] 图11是根据另一实施方案的硅控整流器(SCR)器件的注解剖视图。

[0050] 图12A是ESD保护电路的一个实施例的用于连接的衬底以及用于浮动衬底的电容对电压的曲线图。

[0051] 图12B是用于ESD保护电路的一个实施例的电流和电压对时间的曲线图。

[0052] 图13是根据一个实施方案的包括分布式ESD保护网络的射频IC的电路图。

[0053] 图14是用于射频系统的分布式ESD保护网络的另一实施方案的电路图。

[0054] 图15A是ESD保护电路的回流损失(S11)对频率的两个实施例的曲线图。

[0055] 图15B是ESD保护电路的两个实施例的电压对时间的曲线图。

具体实施方式

[0056] 实施例的下面的详细说明呈现了本发明的具体实施方案的各描述。然而，本发明能够以权利要求所限定和覆盖的多种不同方式来具体实施。在本说明中，参考附图，在附图中相似的附图标记可以指示相同或功能上相似的元件。

[0057] 在本文中使用的诸如上方、下方、上面等术语是指器件如图中所示定向并且应当进行相应地解释。还应当理解，因为半导体器件(诸如晶体管)内的区域由半导体材料的不同部分与不同的杂质或不同杂质浓度进行掺杂来限定，在完成的器件中实际上不存在不同区域之间的离散的物理边界，而是相反区域可以从一个过渡到另一个。如附图中所示的一些边界是这种类型并且仅为辅助阅读者的目的而图示为不连贯结构。在下面描述的实施方案中，p型区域可以包括p型半导体材料，诸如硼，作为掺杂剂。此外，n型区域可以包括n型半导体材料，诸如磷，作为掺杂剂。本领域技术人员将理解下面描述的区域中不同浓度的掺杂剂。

[0058] 为了帮助确保电子系统是稳定的，制造商可以在定义的应力条件下测试电子系统，定义的应力条件可通过各组织设定的标准来描述，诸如联合电子器件工程委员会(JEDEC)、国际电子技术委员会(IEC)和国际标准化组织(ISO)。标准能够涵盖各种各样的静电放电(ESD)事件。为满足这些标准，集成电路可以包括ESD保护电路。

[0059] 在没有保护方案的情况下，射频系统会被ESD事件损坏。虽然ESD保护电路能够连接到射频系统的射频信号引脚以提供ESD保护，但是ESD保护电路不期望装载射频信号引脚。该装载会不利地影响多种重要的射频特性，包括例如射频系统的S参数，诸如回流损失(S11)和/或回流增益(S12)。

[0060] 例如，ESD保护电路具有电容，这为射频信号引脚装载了随频率而变化的阻抗。不仅ESD保护电路的电容的大小重要，而且电路的电容的变化相对于跨ESD保护电路的电压也是重要的。例如，具有随电压变化的电容的ESD保护电路会使得射频系统的线性度降级，诸如使得系统的三阶互调(IM3)和/或三阶截点(IP3)降级。另外地，回流损失会随电容而变化，并且因此，ESD保护电路的总电容和ESD保护电路的电容对频率的变化会影响回流损失。

[0061] 发明人已经认识到，当ESD保护电路被布置而使得扩散电容和耗尽电容响应于电压变化而相互抵消时，ESD保护电路展现出高度线性的电容对电压特性。正向偏置的p-n结具有与p-n结的中立区域中的过量载流子相关联的扩散电容，而反向偏置的p-n结具有与p-n结的耗尽区域中的电荷变化相关联的耗尽电容。由于扩散电容随电压增加且耗尽电容随电压减小，所以正向偏置结和反向偏置结的一系列组合可以具有响应于电压变化而相对恒定的总电容。例如，在给定偏置电压，偏置电压的第一部分可以跨正向偏置结和对应的扩散电容，而偏置电压的第二部分可以跨反向偏置结和对应的耗尽电容。

[0062] 在本文的一些配置中，射频集成电路(IC)包括ESD保护电路，所述ESD保护电路包括串联地电连接在射频信号引脚与射频地引脚之间的多个场效应晶体管(FET)。FET包括源极-主体p-n结和漏极-主体p-n结。在不存在ESD事件时射频IC正常工作期间，射频信号能够在射频信号引脚上被接收，并且跨ESD保护电路的电压会随时间而变化。

[0063] ESD保护电路被配置为使得在射频信号引脚的正常工作电压范围上，FET的p-n结的第一部分是正向偏置的并且作为扩散电容而工作并且FET的p-n结的第二部分是反向偏置的并且作为耗尽电容而工作。正向偏置的p-n结和反向偏置的p-n结串联地电连接在射频信号引脚与射频信号引脚之间，跨ESD保护电路的电压的变化导致跨p-n结的电压变化。虽然p-n结的单个电容随跨ESD保护电路的电压而变化，但是正向偏置结和反向偏置结的组合的总电容保持相对恒定。因此，即使当射频信号引脚的电压随时间变化(例如，在射频信号周期内)时，ESD保护电路也展现出总电容的相对小的变化。

[0064] 例如，即使当耗尽电容响应于信号引脚电压的变化而增加时，对应的扩散电容也减小而使得ESD保护电路的总电容几乎相同。因此，ESD保护电路能够在射频信号引脚的电压操作范围内展现出基本上平坦的电容对电压特性。ESD保护电路的电容的恒定性使得射频IC展现出优良的性能，包括高线性度。

[0065] 提供用于射频电路的ESD保护的装置和方法。在一些配置中，射频系统包括射频信号引脚、射频地引脚和电连接在射频信号引脚与射频地引脚之间的ESD保护电路。ESD保护电路包括电连接在射频信号引脚与射频地引脚之间的具有相同器件极性的两对以上的场效应晶体管(FET)的串联组合。每对PFET包括：负ESD保护FET，用于提供应对负极性ESD事件的保护，以及正ESD保护FET，用于提供应对正极性ESD事件的保护。负ESD保护FET的源极和栅极彼此连接，并且正ESD保护FET的源极和栅极彼此连接。另外地，负ESD保护FET的漏极连接至正ESD保护FET的漏极。

[0066] 图1是根据一个实施方案的包括静电放电(ESD)保护电路的射频集成电路(IC)10的电路图。射频IC 10包括射频信号引脚RFP、射频地引脚RFGND、射频电路1和ESD保护电路2。射频电路1电连接到射频信号引脚RFP，并且ESD保护电路2电连接在射频信号引脚RFP与射频地引脚RFGND之间。

[0067] 虽然仅示出了与射频IC 10的接口相关联的一些电路系统，射频IC 10典型地包括附加的电路系统。另外地，射频IC 10可以包括附加的引脚和其他结构。这些细节为清晰的目的从图1中省去。

[0068] 射频电路1可以对应于各种射频电路系统。在一个实施方案中，射频电路1包括射频开关，诸如绝缘体上硅(SOI)开关。在另一实施方案中，射频电路包括滤波器、放大器(例如，低噪声放大器)、谐振器、调谐器、混频器或衰减器中的至少一个。

[0069] 射频信号引脚RFP对应于信号引脚，包括例如射频IC 10焊盘、端口、引线和/或用于与外部电路系统通信的其他结构。射频地引脚RFGND对应于射频IC 10的射频地。射频地引脚RFGND可以通过多种方式来实现，并且能够对应于焊盘、端口、引线、裸片叶片、贯通衬底过孔和/或用于对射频IC 10提供地的其他结构。

[0070] ESD保护电路2包括第一对FET 25a，其包括第一负ESD保护FET 11和第一正ESD保护FET 21。另外，ESD保护电路2进一步包括第二对FET 25b，其包括第二负ESD保护FET 12和第二正ESD保护FET 22。

[0071] 在图示的配置中，第一负ESD保护FET 11和第二负ESD保护FET 12均为n型FET，诸如n型金属氧化物半导体(NMOS)晶体管。另外，第一正ESD保护FET 21和第二正ESD保护FET 22均为n型FET，诸如NMOS晶体管。因此，负ESD保护FET 11，12和正ESD保护FET 21，22为相同类型的器件极性，在该实施方案中其为n型。

[0072] 如图1所示，第一负ESD保护FET 11的源极和栅极彼此电连接以及与射频信号引脚RFP电连接。另外，第一负ESD保护FET 11的漏极与第一正ESD保护FET 21的漏极电连接。此外，第一正ESD保护FET 21的源极和栅极在第一中间节点N1处与第二负ESD保护FET 12的源极和漏极电连接。另外，第二负ESD保护FET 12的漏极与第二正ESD保护FET 22的漏极电连接。此外，第二正ESD保护FET 22的源极和栅极彼此电连接且与射频地引脚RFGN的电连接。

[0073] 图示的ESD保护电路2双向地操作以保护射频电路1免于相对于射频地引脚RFGN的电压升高射频信号引脚RFP的电压的正极性ESD事件以及相对于射频地引脚RFGN的电压升高射频信号引脚RFP的电压的负极性ESD事件破坏。

[0074] 当射频信号引脚RFP的电压相对于射频地引脚RFGND的电压升高时，第一负ESD保护FET 11和第二负ESD保护FET 12作为响应于相对小的正向电压而接通的二极管连接的FET而工作。然而，第一正ESD保护FET 21和第二正ESD保护FET 22提供正向电压阻断并且在存在射频信号引脚RFP的正常输入电压范围内的正电压的情况下保持ESD保护电路2关断。然而，当射频信号引脚RFP的电压在正极性ESD事件期间达到正向触发电压时，第一正ESD保护FET 21和第二正ESD保护FET 22激活以提供从射频信号引脚RFP到射频地引脚RFGND的低阻抗路径从而提供ESD保护。第一正ESD保护FET 21和第二正ESD保护FET 22能够基于诸如雪崩击穿的各种触发机制响应于正极性ESD事件而激活。

[0075] 当射频信号引脚RFP的电压相对于射频地引脚RFGND的电压下降时，第一正ESD保护FET 21和第二正ESD保护FET 22作为响应于相对小的反向电压而接通的二极管连接的FET而工作。然而，第一负ESD保护FET 11和第二负ESD保护FET 12提供反向电压阻断且在存在正常输入电压范围内的负电压的情况下保持ESD保护电路2关断。然而，当射频信号引脚RFP的电压在负极性ESD事件期间内达到反向触发电压时，第一负ESD保护FET 11和第二负ESD保护FET 12激活以提供从射频信号引脚RFP到射频地引脚RFGN的低阻抗路径从而提供ESD保护。第一反ESD保护FET 11和第二反ESD保护FET 12能够基于诸如雪崩击穿的各种触发机制响应于负极性ESD事件而激活。

[0076] 因此，ESD保护电路2双向地操作，并且ESD保护电路2的正向保护特性基于第一正ESD保护FET 21和第二正ESD保护FET，并且反向保护特性基于第一负ESD保护FET 11和第二负ESD保护FET 12。

[0077] 虽然ESD保护电路2示出了包括两对FET 25a，25b的实施方案，但是ESD保护电路2能够修改成包含附加的FET对来实现期望的保护特性。例如，包括串联的附加FET对能够升高ESD保护电路的正向和反向触发电压，从而提供适合于在射频信号引脚RFP上的特定信号摆动的保护特性。在一个实施方案中，ESD保护电路包括2对与10对之间的FET，每对均包括负ESD保护FET和正ESD保护FET。

[0078] ESD保护电路2提供相对低的电容以及平坦的电容对电压特征。例如，图1所示的FET的结电容彼此串联，这有助于减小总电容。因此，ESD保护电路的电容的量值能够相对较小。

[0079] 另外，ESD保护电路2是利用关于正信号电压和负信号电压对称的FET的构造来实现的，这减少了在ESD保护电路2上的电容对电压的变化。例如，射频信号引脚RFP能够接收在射频地引脚RFGND的电压4之上和之下摆动的射频信号3。在常规的射频ESD保护电路中，与射频信号摆动相关联的电压变化能够改变ESD保护电路的电容，这会使得线性度降级。

[0080] 相反，图示的ESD保护电路2是利用关于射频信号引脚RFP和射频地引脚RFGN对称地电连接的FET来实现的。因此，由ESD保护电路2提供的电容负载可以在对应的正电压电平和负电压电平处(例如，+1V处和-1V处)几乎相等。利用对称FET配置来配置ESD保护电路2有助于提供平坦电容对电压特性。

[0081] 此外，图示的配置以如下方式来实现：当射频信号引脚RFP的电压为正时以及当射频信号引脚RFP的电压为负时，每对FET 25a，25b均包括耗尽电容和扩散电容的混合。由于扩散电容随电压而增加并且耗尽电容随电压而减小，所以正向偏置结和反向偏置结的串联组合可具有响应于电压变化相对恒定的总电容。因此，即使当射频信号3存在且在射频地引脚RFGN的电压4之上和之下摆动时，每对FET 25a，25b均包括正向偏置和反向偏置的p-n结的混合。

[0082] 因此，在射频信号引脚RFP的给定电压处，信号引脚电压的第一部分可以跨正向偏置结(扩散电容)，并且偏置电压的第二部分可以跨反向偏置结(耗尽电容)。由于扩散电容随电压增加且耗尽电容随电压减小，所以正向偏置结和反向偏置结的串联组合能够具有响应于电压变化相对线性的总电容。

[0083] 因此，ESD保护电路2能够在射频信号引脚RFP的电压工作范围内展现出基本上平坦的电容对电压特性。因此，ESD保护电路2提供了ESD保护，同时对IC的射频性能具有相对小的影响。

[0084] 图2是用于射频系统的ESD保护电路的另一实施方案的电路图。ESD保护电路30包括三对FET 25a-25c，它们串联地电连接在射频信号引脚RFP与射频地引脚RFGND之间。

[0085] 第一对FET 25a包括第一负ESD保护FET 11和第一正ESD保护FET 21。第一负ESD保护FET 11包括与射频信号引脚电连接的源极和栅极，以及与第一正ESD保护FET 21的漏极电连接的漏极。另外，第一正ESD保护FET 21的源极和栅极与第一中间节点N1电连接。第二对FET 25b包括第二负ESD保护FET 12和第二正ESD保护FET 22。第二负ESD保护FET 12包括与第一中间节点N1电连接的源极和栅极以及与第二正ESD保护FET 22的漏极电连接的漏极。另外，第二正ESD保护FET 22的源极和栅极与第二中间节点N2电连接。第三对FET 25c包括第三负ESD保护FET 13和第三正ESD保护FET 23。第三负ESD保护FET 13包括与第二中间节点N2电连接的源极和栅极，以及与第三正ESD保护FET 23的漏极电连接的漏极。另外，第三正ESD保护FET 23的源极和栅极与射频地引脚RFGND电连接。

[0086] 与图1的包括两对FET的ESD保护电路2相反，图2的ESD保护电路30包括三对FET。一个或多个附加对FET可以添加到ESD保护电路30中以实现期望的正向和反向保护特性。

[0087] ESD保护电路30的附加细节可类似于如上所述的那些。

[0088] 图3A是根据一个实施方案的n型金属氧化物半导体(NMOS)器件40的注解剖视图。NMOS器件40包括支撑衬底201、埋置氧化物或绝缘体层202、深沟槽隔离区域203、浅沟槽隔离区域205、第一n型有源(N+)区域31a、第二N+区域31b、第一p型有源(P+)区域32a、第二P+区域32b、p型阱(PW)33、栅极绝缘体208和栅极209。NMOS器件40进一步包括栅极端子(G)、源极端子(S)和漏极端子(D)。

[0089] NMOS器件40利用绝缘体上硅(SOI)工艺来实现。支撑衬底201能够利用诸如高掺杂衬底的半导体衬底来实现。在一些配置中，支撑衬底201在工作期间被控制到参考电压，诸如地。在其他配置中，支撑衬底201能够电浮动或者不受外部电压控制。如图3A所示，埋置氧化物层202定位在支撑衬底201的上面。埋置氧化物层202能够对应于电绝缘体，诸如二氧化硅(SiO2)。虽然图示的实施方案使用了埋置氧化物层，但是其他配置是可能的，诸如使用不是氧化物的电绝缘体的配置。

[0090] 如图3A所示，PW 33定位在埋置氧化物层202的上面。在一些配置中，PW 33是通过定位在埋置氧化物层202上面的外延层的植入而形成的。另外，深沟槽隔离区域203和浅沟槽隔离区域205能够通过蚀刻外延层以及用诸如二氧化硅的介电物填充沟槽以及利用诸如化学-机械整平法的任何适合的方法去除过量的介电物而形成。包括深沟槽隔离区域203和浅沟槽隔离区域205能够有助于通过提供横向解耦来减小器件的寄生电容。

[0091] 栅极绝缘体208形成在PW 33的一部分的上面，并且栅极209形成在栅极绝缘体208的上面。栅极绝缘体208和栅极209能够利用各种材料来制作。如本文所使用的，以及如本领域普通技术人员将理解的，MOS晶体管可以具有由诸如多晶硅的非金属材料制成的栅极，并且可以具有不仅仅通过氧化硅而是还通过诸如高k介电物的其他介电物来实现的介电区域。

[0092] N+区域31a，31b以及P+区域32a，32b能够通过植入而形成。P+区域32a，32b具有比PW 33高的峰值掺杂浓度。在一个实施方案中，P+区域32a，32b和N+区域31a，31b具有范围在大约1x 1020cm-3至大约8x 1020cm-3的内的峰值掺杂浓度，PW 33具有范围在大约1.5x 16 -3 16 -3
10 cm 至大约7.5x 10 cm 内的峰值掺杂浓度，并且载体衬底201具有范围在大约1.0x
1013cm-3至大约5.0x 1015cm-3内的峰值掺杂浓度。

[0093] 在图示的配置中，第一N+区域31a定位在PW 33中且在栅极209的第一侧，并且第二N+区域31b定位在PW 33中且在栅极209的与第一侧相对的第二侧。第一N+区域31a充当晶体管源极，并且第二N+区域31b充当晶体管漏极。第一P+区域32a和第二P+区域32b定位在PW 33中，并且能够用于控制NMOS器件的主体电压。

[0094] 参考图3A，在图示的剖视图中已经注解了各种电连接。例如，源极端子电连接到第一P+区域32a和第一N+区域31a。另外，漏极端子电连接到第二N+区域31b。此外，在该实施方案中，栅极端子电连接到栅极209，还连接到源极端子。图示的电连接能够在后台处理中利用触头和金属化来实现。

[0095] NMOS器件40已经被注解而显示出器件的剖面的一些电容组件，包括第一或源极-主体结电容器41、第二或漏极-主体结电容器42和栅极电容器43。

[0096] 第一结电容器41对应于第一N+区域31a与PW 33之间的p-n结的电容，并且第二结电容器42对应于第二N+区域31b与PW 33之间的p-n结的电容。第一结电容器41和第二结电容器42可以是耗尽电容或扩散电容，取决于偏置。栅极电容器43对应于栅极端子与漏极端子之间的电容。栅极电容器43的电容随偏置电压而变化，偏置电压包括反向栅极偏压。

[0097] NMOS器件40图示出图1-2的FET的一个实施方案。然而，图1-2的FET能够利用其他晶体管配置来实现。

[0098] 图3B是ESD保护电路50及其寄生电容模型51的一个实施方案的电路图。

[0099] 图3B的ESD保护电路50类似于图1的ESD保护电路2，除了ESD保护电路50包括具体晶体管实现之外。特别地，图3B的ESD保护电路50包括第一NMOS晶体管40a、第二NMOS晶体管40b、第三NMOS晶体管40c和第四NMOS晶体管40d，它们都利用图3A的NMOS器件40来实现。

[0100] 如图3B所示，第一NMOS晶体管40a的栅极、源极和主体与射频信号引脚RFP电连接。另外，第一NMOS晶体管40a的漏极与第二NMOS晶体管40b的漏极电连接。此外，第二NMOS晶体管40b的栅极、源极和主体在共同节点处与第三NMOS晶体管40c的栅极、源极和主体电连接。
另外，第三NMOS晶体管40c的漏极与第四NMOS晶体管40d的漏极电连接。此外，第四NMOS晶体管40d的栅极、源极和主体与射频地引脚RFGND电连接。第一NMOS晶体管40a和第三NMOS晶体管40c充当负ESD保护FET，并且第二NMOS晶体管40b和第四NMOS晶体管40d充当正ESD保护FET。

[0101] ESD保护电路50的晶体管电容已经在寄生电容模型51中进行了建模。特别地，第一NMOS晶体管40a的电容已经利用第一源极-主体结电容器41a(对应于图3A的源极-主体结电容器41)、第一漏极-主体结电容器42a(对应于图3A的漏极-主体结电容器42)以及第一栅极电容器43a(对应于图3A的栅极电容器43)来建模。类似地，第二至第四NMOS晶体管40b-40d的电容已经分别利用第四源极-主体结电容器41b-41d、第二至第四漏极-主体结电容器42b-42d以及第二至第四栅极电容器43b-43d来建模。

[0102] ESD保护电路50和寄生电容模型51已经被注解而示出跨第一NMOS晶体管40a的偏置电压V0、跨第二NMOS晶体管40b的偏置电压V1、跨第三NMOS晶体管40c的偏置电压V2以及跨第四NMOS晶体管40d的偏置电压V3。根据射频信号引脚RFP与射频地引脚RFGND之间的电压差，偏置电压V0-V3的极性和量值会改变。

[0103] 在一个实施例中，射频信号引脚RFP与射频地引脚RFGND之间的电压差是+3V，并且对应的偏置电压V0,V1,V2和V3分别是+0.1V,+1.4V,+0.1V,和+1.4V。虽然已经提供了偏置电压的一个实施例，其他值是可能的，诸如取决于实现方式和/或处理的值。

[0104] 根据偏置电压V0-V3的电压值，源极-主体结电容器41a-41d的电容、漏极-主体结电容器42a-42d的电容以及栅极电容器43a-43d的电容能够变化。源极-主体结电容器41a-41d的电容以及漏极-主体结电容器42a-42d的电容的变化基于结是正向偏置还是反向偏置以及基于电压的量值。另外，栅极电容器43a-43d的电容的变化能够取决于在晶体管中是否存在反相层以及取决于反向栅极偏置效应。例如，当特定的NMOS晶体管处于大的反向偏压时，不存在反相层并且反向栅极偏置效应会导致阈值电压升高并且导致栅极电容相应减小。因此，处于大的反向偏压下的NMOS晶体管可以具有由结电容器所主导的总电容。相反，处于正向偏置下的NMOS晶体管可以具有由栅极电容器所主导的总电容。

[0105] 例如，当射频信号引脚RFP与射频地引脚RFGND之间的电压差为正且第一NMOS晶体管和第三NMOS晶体管40a，40c接通时，源极-主体结电容器41a，41c以及漏极-主体结电容器42a，42c的电容值相比于栅极电容器43a，43c较小。另外，当射频信号引脚RFP与射频地引脚RFGND之间的电压差为正且第二NMOS晶体管和第四NMOS晶体管40b，40d关断时，源极-主体结电容器41b，41d的电容值以及漏极-主体结电容器42b，42d的电容值相比于栅极电容器
43b，43d较大。

[0106] 在一个实施例中，偏置电压V0,V1,V2,和V3分别是+0.1V,+1.4V,+0.1V,和+1.4V，ESD保护电路50的总电容可通过第一栅极电容器43a、第二漏极-主体结电容器42b、第二源极-主体结电容器41b、第三栅极电容器43c、第四漏极-主体结电容器42d和第四源极-主体结电容器41d的串联组合来近似。

[0107] ESD保护电路50具有能够负载射频信号引脚RFP的电容。然而，ESD保护电路的电容包括彼此串联的电容组件，这减小了总电容。另外，ESD保护电路2能够展现出高度线性的电容对电压特性，因为ESD保护电路的NMOS晶体管40a-40d布置成使得耗尽电容和扩散电容响应于电压变化而彼此抵消。

[0108] 例如，当射频信号引脚RFP与射频地引脚RFGND之间的电压差为正时，ESD保护电路50的总电容能够通过第一栅极电容器43a、第二漏极-主体结电容器42b、第二源极-主体结电容器41b、第三栅极电容器43c、第四漏极-主体结电容器42d和第四源极-主体结电容器
41d的串联组合来近似。在该偏置下，第二漏极-主体结电容器42b对应于耗尽电容，第二源极-主体结电容器41b对应于扩散电容，第四漏极-主体结电容器42d对应于耗尽电容，并且第四源极-主体结电容器42d对应于扩散电容。

[0109] ESD保护电路50包括射频信号引脚RFP与射频地引脚RFGND之间的p-n结的串联组合。对于正信号引脚电压和负信号引脚电压，p-n结的第一半被正向偏置且作为扩散电容而工作，p-n结的第二半被反向偏置且作为耗尽电容而工作。因此，为正信号引脚电压和负信号引脚电压提供了相等数量的正向偏置结和反向偏置结，这使得响应于电压变化而平衡电容变化。由于扩散电容随电压而增大且耗尽电容随电压而减小，所以ESD保护电路50在射频地引脚RFGND的电压之上和之下摆动的射频信号存在的情况下展现出高的线性度。

[0110] 此外，ESD保护电路50的线性度能够通过存在与耗尽电容和扩散电容串联的相对恒定的栅极氧化物电容而进一步增强。

[0111] 图3C是根据另一实施方案的NMOS器件45的注解剖视图。NMOS器件45类似于图3A的NMOS器件40，除了NMOS器件45进一步包括源极-侧部硅化物区域46a、漏极-侧部硅化物区域46b、源极-侧部镇流晶体管47a和漏极-侧部镇流晶体管47b。

[0112] 源极-侧部镇流晶体管47a是通过在N+区域31a的位于源极-侧部硅化物区域46a与栅极209之间的部分上阻断硅化物来提供的。类似地，漏极-侧部镇流晶体管47b是通过在N+区域31b的位于漏极-侧部硅化物区域46b一栅极209之间的部分上阻断硅化物来提供的。在一个实施方案中，源极-侧部硅化物阻断窗和/或漏极-侧部硅化物阻断窗具有范围在大约0.2μm至大约2.0μm内例如1.5μm的宽度。

[0113] 包括镇流晶体管47a，47b提供较高的暂态电流处置能力。NMOS器件45的附加细节可类似于之前描述的。

[0114] 图4A是用于ESD保护电路的两个实施例的电容对电压的曲线图70。曲线图70对应于在25℃下电容对DC电压的模拟。

[0115] 曲线图70包括ESD保护电路的电容对电压的第一绘图71，ESD保护电路包括各自利用一对二极管连接的NFET实现的单独的正向保护子电路和反向保护子电路。特别地，正向保护子电路和反向保护子电路彼此并联地电连接在射频芯引脚与射频地引脚之间。另外，正向保护子电路包括第一对二极管连接NFET，其串联地电连接在射频地引脚与射频信号引脚之间，并且反向保护电路包括第二对二极管连接NFET，其串联地电连接在射频信号引脚与射频地引脚之间。

[0116] 曲线图70包括用于图1的ESD保护电路2的一个实现方式的电容对电压的第二绘图72。

[0117] 如图4A所示，第二绘图72的ESD保护电路展现出比第一绘图71的ESD保护电路低的总电容。另外，第二绘图72的ESD保护电路可以具有相对于第一绘图71的ESD保护电路而言较小的电容对电压的变化。例如，第二绘图72的ESD保护电路展现出在射频信号引脚RFP与射频地引脚RFGND之间的电压差+/-5V内小于大约1-3fF的电容变化。

[0118] 图4B是用于ESD保护电路的两个实施例的三阶互调(IM3)对频率的曲线图80。曲线图80对应于10GHz输入信号，0dBm功率，在25℃下的模拟，IM3轴对应于以dBm计的输出功率。

[0119] 曲线图80包括第一绘图81，对应于使用各自利用如之前参考图4A所描述的一对二极管连接NFET实现的单独的正向保护子电路和反向保护子电路的ESD保护电路的IM3对频率。曲线图80进一步包括第二绘图82，对应于图1的ESD保护电路2的一个实现方式的IM3对频率。

[0120] 如图4B所示，第二绘图82的ESD保护电路展现出相对于第一绘图81的ESD保护电路的优良的IM3性能。

[0121] 图4C是ESD保护电路的两个实施例的三阶截点(IP3)对频率的曲线图90。曲线图90对应于在25℃下且对于0dbm功率级的IP3对频率模拟的模拟。

[0122] 曲线图90包括第一绘图91，其对应于使用各自利用如之前参考图4A所描述的一对二极管连接NFET实现的单独的正向和反向保护子电路的ESD保护电路的IP3对频率。曲线图90还包括第二绘图92，其对应于图1的ESD保护电路2的一个实现方式的IP3对频率。

[0123] 如图4C所示，第二绘图92的ESD保护电路具有相对于第一绘图91的ESD保护电路而言高的IP3。

[0124] 在本文的一些配置中，ESD保护电路是利用第一类型的二极管和第二类型的二极管来实现的，第一类型的二极管和第二类型的二极管具有关于二极管的阳极和阴极而言非对称的衬底电容特性。特别地，第一类型的二极管被实现而使得阳极的衬底电容比阴极的衬底电容小得多，并且第二类型的二极管被实现而使得阴极的衬底电容比阳极的衬底电容小得多。第一类型的二极管能够对应于植入轻掺杂n型区域诸如N-EPI层的P+区域。另外，第二类型的二极管能够对应于植入轻掺杂p型区域诸如P-EPI层的N+区域。

[0125] ESD保护电路保护电路提供了对射频信号引脚的ESD保护并且利用至少一个第一类型的二极管和至少一个第二类型的二极管来实现。另外，二极管以将二极管的衬底电容屏蔽或隔离于射频信号引脚的方式连接到射频信号引脚。特别地，由于第一类型的二极管的阴极衬底电容大于第一类型的二极管的阳极衬底电容，所以第一类型的二极管的阳极电连接到射频信号引脚。另外，由于第二类型的二极管的阳极衬底电容大于第二类型的二极管的阴极衬底电容，所以第二类型的二极管的阴极电连接到射频信号引脚。

[0126] 在一个实施方案中，衬底与第一类型的二极管的阳极之间的电容比衬底与第一类型的二极管的阴极之间的电容小至少因子2，并且衬底与第二类型的二极管的阴极之间的电容比衬底与第二类型的二极管的阳极之间的电容小至少因子2。

[0127] 通过以这种方式配置ESD保护电路，ESD保护电路的衬底电容被屏蔽于射频信号引脚。衬底电容会使得射频性能降级，诸如回流损失(S11)。因此，以这种方式配置ESD保护电路使得射频信号引脚有较小的电容负载并且得到优良的性能。

[0128] 图5是根据另一实施方案的包括ESD保护电路的射频IC 100的电路图。IC 100包括射频信号引脚RFP、射频地引脚RFGND、和射频电路1，这些如上所述。IC 100还包括电连接在射频信号引脚RFP与射频地引脚RFGND之间的ESD保护电路102。

[0129] ESD保护电路102包括串联地电连接在射频信号引脚RFP与射频地引脚RFGN之间的正或正向ESD保护电路103和负或反向ESD保护电路104。正ESD保护电路103提供了应对相对于射频地引脚RFGND而升高射频信号引脚RFP的电压的正极性ESD事件的保护。负ESD保护电路104提供了应对相对于射频地引脚RFGND降低射频信号引脚RFP的电压的负极性ESD事件的保护。

[0130] 正ESD保护电路103包括P+/N-EPI二极管111、ESD保护器件131和P-EPI/N+二极管121，它们都串联地电连接在射频信号引脚RFP与射频地引脚RFGND之间。如图5中所示，P+/N-EPI二极管111的阳极电连接到射频信号引脚RFP，并且P+/N-EPI二极管111的阴极电连接到ESD保护器件131的阳极。另外，P-EPI/N+二极管121的阳极电连接到ESD保护器件131的阴极，并且P-EPI/N+二极管121的阴极电连接到射频地引脚RFGND。

[0131] 负ESD保护电路104包括P+/N-EPI二极管112、ESD保护器件132和P-EPI/N+二极管122，它们串联地电连接在射频地引脚RFGND与射频信号引脚RFP之间。如图5所示，P+/N-EPI二极管112的阳极电连接到射频地引脚RFGND，并且P+/N-EPI二极管112的阴极电连接到ESD保护器件132的阳极。另外，P-EPI/N+二极管122的阳极电连接到ESD保护器件132的阴极，并且P-EPI/N+二极管122的阴极电连接到射频信号引脚RFP。

[0132] 图示的ESD保护102是利用具有不同衬底电容特性的两种二极管来实现的。特别地，P+/N-EPI二极管的阴极与衬底之间的寄生电容比P+/N-EPI二极管的阳极与衬底之间的寄生电容大得多。另外，在P-EPI/N+二极管的阳极与衬底之间的寄生电容比P-EPI/N+二极管的阴极与衬底之间的寄生电容大。因此，P+/N-EPI二极管的寄生衬底电容105占有地位于阴极上，而P-EPI/N+二极管的寄生衬底电容106占有地位于阳极上。

[0133] ESD保护电路102有益地将射频信号引脚RFP屏蔽于与P+/N-EPI二极管111，112和P-EPI/N+二极管121，122相关联的寄生衬底电容105，106。以这种方式配置ESD保护电路102使得对射频信号引脚RFP的电容负载较小。

[0134] 另外，ESD保护器件131，132电连接在P+/N-EPI二极管与P-EPI/N+二极管之间，这有助于将ESD保护器件131，132的寄生电容屏蔽于射频信号引脚RFP。ESD保护器件131，132能够利用各种ESD保护器件来实现，包括例如硅控整流器(SCR)器件、二极管器件、双极晶体管器件和/或场效应晶体管器件。

[0135] 此外，P+/N-EPI二极管111、ESD保护器件131和P-EPI/N+二极管121的结电容彼此串联地电连接，这提供了相对于包括并联的结电容的配置而言较低的射频信号引脚RFP的总电容负载。类似地，P+/N-EPI二极管112、ESD保护器件132和P-EPI/N+二极管122的结电容彼此串联地电连接以对射频信号引脚RFP提供较低的总电容负载。

[0136] 图示的ESD保护电路102还包括相对于射频信号引脚RFP和射频地引脚RFGND为对称配置而电连接的组件，这有助于提供相对平坦的电容对电压特性，甚至在射频地引脚RFGND的电压4之上和之下摆动的射频信号3存在的情况下。

[0137] 虽然图5示出了正ESD保护电路103包括一个P+/N-EPI二极管、一个ESD保护器件和一个P-EPI/N+二极管的配置，正ESD保护电路103可适于包括附加的组件，包括一个或多个附加P+/N-EPI二极管、ESD保护器件和/或P-EPI/N+二极管。同样，负ESD保护电路104可适于包括附加的组件，包括一个或多个附加P+/N-EPI二极管、ESD保护器件和/或P-EPI/N+二极管。

[0138] 虽然图5示出了第一类型的二极管是P+/N-EPI二极管且第二类型的二极管是P-EPI/N+二极管的配置，本文的教导能够适用于阳极和阴极具有非对称衬底电容特性的其他二极管的配置。

[0139] 图6是用于射频系统的ESD保护电路140的另一实施方案的电路图。ESD保护电路140包括正ESD保护电路123和负ESD保护电路124。图6的ESD保护电路140图示出图5的ESD保护电路102的一种实现方式，其中ESD保护器件131，132分别实现为SCR器件141，142。

[0140] 正ESD保护电路123包括P+/N-EPI二极管111、SCR器件141和P-EPI/N+二极管121，它们串联地电连接在射频信号引脚RFP与射频地引脚RFGND之间。SCR器件141包括NPN双极晶体管151、PNP双极晶体管152和电阻器153。NPN双极晶体管151的发射极电连接到P-EPI/N+二极管121的阳极，NPN双极晶体管151的基极电连接到PNP双极晶体管152的集电极，并且NPN双极晶体管151的集电极电连接到PNP双极晶体管152的基极。另外，PNP双极晶体管152的发射极电连接到P+/N-EPI二极管111的阴极，并且电阻器153电连接在PNP双极晶体管152的基极与发射极之间。

[0141] 负ESD保护电路124包括P+/N-EPI二极管112、SCR器件142和P-EPI/N+二极管122，它们串联地电连接在射频地引脚RFGND与射频信号引脚RFP之间。SCR器件142包括NPN双极晶体管161、PNP双极晶体管162和电阻器163。NPN双极晶体管161的发射极电连接到P-EPI/N+二极管122的阳极，NPN双极晶体管161的基极电连接到PNP双极晶体管162的集电极，并且NPN双极晶体管161的集电极电连接到PNP双极晶体管162的基极。另外，PNP双极晶体管162的发射极电连接到P+/N-EPI二极管112的阴极，并且电阻器163电连接在PNP双极晶体管162的基极与发射极之间。

[0142] 图6的SCR器件141，142示出了图5的ESD保护器件131，132的一个实现方式。然而，ESD保护器件131，132能够以多种方式来实现。

[0143] ESD保护器件140的附加细节可类似于之前所描述的那些。

[0144] 图7是用于耐高压射频系统的ESD保护电路160的另一实施方案的电路图。ESD保护电路160包括正ESD保护电路163和负ESD保护电路164。

[0145] 如图7所示，正ESD保护电路163包括第一P+/N-EPI二极管111a、第二P+/N-EPI二极管111b、第一SCR器件141a、第二SCR器件141b、第三SCR器件141c、第一P-EPI/N+二极管121a和第二P-EPI/N+二极管121b，它们串联地电连接在射频信号引脚RFP与射频地引脚RFGND之间。另外，负ESD保护电路164包括第一P+/N-EPI二极管112a、第二P+/N-EPI二极管112b、第一SCR器件142a、第二SCR器件142b、第三SCR器件142c、第一P-EPI/N+二极管122a和第二P-EPI/N+二极管122b，它们串联地电连接在射频地引脚RFGND与射频信号引脚RFP之间。

[0146] 因此，图示的正ESD保护电路163和负ESD保护电路164各自包括两个P+/N-EPI二极管、三个SCR器件以及两个P-EPI/N+二极管的串联组合。然而，可以选择其他数量的P+/N-EPI二极管、P-EPI/N+二极管和/或SCR或其他ESD保护器件来针对特定的射频应用实现期望的双向ESD保护特性。在一个实施方案中，正ESD保护电路和负ESD保护电路各自包括1与4个之间的P+/N-EPI二极管以及1与4个之间的P+/N-EPI二极管。在一个实施方案中，正ESD保护电路和负ESD保护电路各自包括串联地电连接在P+/N-EPI二极管与P-EPI/N+二极管之间的1与10个之间的SCR器件或者其他ESD保护器件。

[0147] ESD保护电路160的附加细节可类似于之前所描述的那些。

[0148] 图8A是根据一个实施方案的P+/N-EPI二极管器件200的注解剖视图。P+/N-EPI二极管器件200包括支撑衬底201、埋置氧化物层202、深沟槽隔离区域203、浅沟槽隔离区域205、n型埋置层(NBL)211、n型外延(N-EPI)层212、n型插入(NPLG)区域220、P+区域221、N+区域223、阳极触头222和阴极触头224。P+/N-EPI二极管器件200还包括阳极端子(ANODE)和阴极端子(CATHODE)。

[0149] N-EPI层212定位在埋置氧化物层202上方。NBL 211定位在N-EPI层212与埋置氧化物层202之间，并且在一些实现方式中，NBL 211是通过植入N-EPI层212的下部而形成的。NPLG区域220形成在N-EPI层212中，并且N+区域223形成在NPLG区域220中。P+区域221形成在N-EPI层212中，并且STI 205形成在P+区域221与N+区域224之间。阳极触头222形成在P+区域221上方并且充当阳极端子。另外，阴极触头224形成在N+区域223上方并且充当阴极端子。

[0150] P+区域和N+区域具有比NPLG区域220高的峰值掺杂浓度。另外，NPLG区域220具有比N-EPI层212高的掺杂浓度。此外，NBL 211具有比N-EPI层212高的掺杂浓度。在一个实施方案中，P+区域和N+区域具有在大约1x 1020cm-3至大约8x 1020cm-3的范围内的峰值掺杂浓19 -3 20 -3
度，NPLG具有在大约10 cm 至大约10 cm 的范围内的峰值掺杂浓度，NBL具有在大约
1018cm-3至大约1019cm-3的范围内的峰值掺杂浓度，并且N-EPI层具有在大约1014cm-3至大约
1015cm-3的范围内的峰值掺杂浓度。

[0151] P+/N-EPI二极管器件200已经被注解而显示出器件剖面的一些电路组件，包括P+/N-EPI二极管227、结电容228、和衬底电容229。结电容228和P+/N-EPI二极管227并联地电连接在器件的阳极和阴极端子之间。另外，衬底电容229包括电连接到器件的阴极端子的第一端以及电连接到衬底201的第二端。

[0152] P+/N-EPI二极管器件200示出了图5-7所示的P+/N-EPI二极管的一个实施方案。P+/N-EPI二极管器件200的阴极具有相对于P+/N-EPI二极管器件的阳极大得多的到衬底201的电容。本文的ESD保护电路有益地将P+/N-EPI二极管的阴极与射频信号引脚耦合以避免为射频信号引脚负载较大的到衬底的寄生电容。

[0153] 如上所述，P+/N-EPI二极管器件200包括N-EPI层212，其具有一些实现方式中可对应于背景掺杂浓度的相对低的n型浓度。

[0154] 基于P+区域221与N-EPI层212之间的p-n结实现二极管能够提供类似于PIN二极管的极低的电容。虽然该P+/N-EPI二极管可以在较低电流电平下具有较大的串联导通态电阻，但是发明人已经认识到，在高电流ESD事件期间，N-EPI层212被充溢着显著降低N-EPI层的电阻的载流子。因此，在与ESD事件相关联的高电流条件下，二极管能够以导电率调制和对应的较低导通态电阻来工作。因此，P+/N-EPI二极管能够有益地经由导电率调制而对ESD事件提供较低的寄生电容和较低的导通态电阻。

[0155] P+/N-EPI二极管器件200具有正向恢复，这在P+/N-EPI二极管器件200快速地从关断状态切换到导通状态时而发生。在相对快速的ESD事件期间，N-EPI层212可初始地具有相对低的导电率，这会导致大的正向累积和对应的电压过冲。随着注入的电荷充溢N-EPI层212，器件的导电率被调制，并且跨P+/N-EPI二极管器件200的电压降至稳态值。

[0156] 通过包含接触N-EPI层212和/或NBL 211的NPLG区域220，能够降低与在P+/N-EPI二极管器件200中使用N-EPI层212相关联的过冲。NPLG区域220相对深地延伸并且相对于阱植入展现出相对高的横向扩散。NPLG区域220在STI 205下面的横向扩散使得阳极端子与阴极端子之间有较短的电通路，从而减小关断状态电阻和电压过冲。

[0157] P+/N-EPI二极管器件200的附加细节可类似于之前所描述的那些。

[0158] 图8B是根据一个实施方案的P-EPI/N+二极管器件230的注解剖视图。P-EPI/N+二极管器件230包括支撑衬底201、埋置氧化物层202、深沟槽隔离区域203、浅沟槽隔离区域205、p型埋置层(PBL)214、p型外延(E-EPI)层215、p型插入(PPLG)区域240、P+区域241、N+区域243、阳极触头242、和阴极触头244。P-EPI/N+二极管器件230进一步包括阳极端子(ANODE)和阴极端子(CATHODE)。

[0159] P-EPI层215定位在埋置氧化物层202的上方。PBL 214定位在P-EPI层215与埋置氧化物层202之间，并且在一些实现方式中通过植入P-EPI层215的下部而形成。PPLG区域240形成在P-EPI层212中，P+区域241形成在PPLG区域240中。N+区域243形成在P-EPI层215中，并且STI 205形成在N+区域243与P+区域241之间。阳极触头242形成在P+区域241的上方并且充当阳极端子。另外，阴极触头244形成在N+区域243上方并且充当阴极端子。

[0160] P+区域和N+区域具有比PPLG区域240高的峰值掺杂浓度。另外，PPLG区域240具有比P-EPI层215高的掺杂浓度。此外，PBL 214具有比P-EPI层215高的掺杂浓度。在一个实施方案中，P+区域和N+区域具有在大约1x 1020cm-3至大约8x 1020cm-3的范围内的峰值掺杂浓度，PPLG具有在大约1019cm-3至大约1020cm-3的范围内的峰值掺杂浓度，PBL具有在大约1018cm-3至大约1019cm-3的范围内的峰值掺杂浓度，并且P-EPI层具有在大约1014cm-3至大约
15 -3
10 cm 的范围内的峰值掺杂浓度。

[0161] P-EPI/N+二极管器件230已经被注解而显示出器件剖面的一些电路组件，包括P-EPI/N+二极管247、结电容248和衬底电容249。结电容248和P-EPI/N+二极管247并联地电连接在器件的阳极与阴极端子之间。另外，衬底电容249包括与器件的阳极端子电连接的第一端和与衬底201电连接的额第二端。

[0162] P-EPI/N+二极管器件230示出了图5-7所示的P-EPI/N+二极管的一个实施方案。P-EPI/N+二极管器件230的阳极具有相对于P-EPI/N+二极管器件230的阴极大得多的到衬底201的电容。本文的ESD保护电路有益地将P-EPI/N+二极管的阴极与射频信号引脚耦合，以避免对射频芯引脚负载较大的到衬底的寄生电容。

[0163] 图示的P-EPI/N+二极管器件230包括P-EPI层215，其具有在一些实现方式中能够对应于背景掺杂浓度的相对低的p型浓度。

[0164] 基于P-EPI层215与N+区域243之间的p-n结实现二极管能够提供类似于PIN二极管的极低的电容。虽然该P-EPI/N+二极管可以在低电流电平处具有较大的串联导通态电阻，发明人已经认识到，在高电流ESD事件期间，P-EPI层215充溢着经由导电调制而显著降低P-EPI层电阻的载流子。因此，P-EPI/N+二极管能够有益地提供在与ESD事件相关联的高电流电平下的低寄生电容和低导通态电阻的有益之处。

[0165] P-EPI/N+二极管器件230的附加细节可以类似于之前所描述的那些。

[0166] 图9A是根据另一实施方案的P+/N-EPI二极管器件250的注解剖视图。图9A的P+/N-EPI二极管器件250类似于图8A的P+/N-EPI二极管器件200，除了P+/N-EPI二极管器件250省去了图8A的NBL 211之外。省去NBL 211能够减小衬底电容器228的电容值并且增加器件的击穿电压。

[0167] P+/N-EPI二极管器件250的附加细节可以类似于之前所描述的那些。

[0168] 图9B是根据另一实施方案的P-EPI/N+二极管器件270的注解剖视图。图9B的P-EPI/N+二极管器件270类似于图8B的P-EPI/N+二极管器件230，除了P-EPI/N+二极管器件270省去图8B的PBL 214之外。省去PBL 214能够减小衬底电容器248的电容值并且增加器件的击穿电压。

[0169] P-EPI/N+二极管器件270的附加细节可以类似于之前所描述的那些。

[0170] 图10是ESD二极管的两个实施例的电容对电压的曲线图280。曲线图280包括图8B的P-EPI/N+二极管器件230的一个实现方式的模拟的电容对电压的第一绘图281。曲线图280进一步包括图9B的P-EPI/N+二极管器件270的一个实现方式的模拟的电容对电压的第二绘图282。

[0171] 如第一绘图281与第二绘图282的比较所示，省去PBL 214减小器件的寄生电容。

[0172] 图11是根据一个实施方案的硅控整流器(SCR)器件300的注解剖视图。SCR器件300包括支撑衬底201、埋置氧化物层202、深沟槽隔离区域203、浅沟槽隔离区域205、P-EPI层325、p型阱(PW)301、n型阱(NW)303、第一P+区域321a、第二P+区域321b、第一N+区域323a、第二N+区域323b、第三N+区域323c、第一阳极触头322a、第二阳极触头322b、阴极触头324和多晶硅栅极结构327。SCR器件300还包括阳极端子(ANODE)和阴极端子(CATHODE)。

[0173] SCR器件300已经被注解以显示出器件剖面的一些电路组件，包括NPN双极晶体管351、PNP双极晶体管352、第一结电容器361、第二结电容器362、第三结电容器363、阳极衬底电容器364和阴极衬底电容器365。第一结电容器361、第二结电容器362和第三结电容器363串联地电连接在阳极端子与阴极端子之间。阳极衬底电容器364电连接在阳极端子与衬底之间，并且阴极衬底电容器365电连接在阴极端子与衬底之间。

[0174] NPN双极晶体管351的发射极电连接至阳极端子，NPN双极晶体管351的基极电连接至PNP双极晶体管352的集电极，NPN双极晶体管351的集电极电连接至PNP双极晶体管352的基极。另外，PNP双极晶体管352的发射极电连接至阴极端子，并且电阻器353电连接在PNP双极晶体管352的基极与发射极之间。

[0175] SCR器件300示出了图6-7的ESD保护器件的SCR器件的一个实施方案。通过利用P-EPI/N+二极管和P+/N-EPI二极管将SCR器件与射频信号引脚RFP耦合，ESD保护器件有益地隔离SCR器件的阳极和阴极的衬底电容。

[0176] 第一结电容器361对应于第一P+区域321a与NW 303之间的p-n结的电容。另外，第二结电容器362对应于NW 303与PW 301之间的p-n结的电容。进而，第三结电容器363对应于PW 301与第一N+区域323a之间的p-n结的电容。SCR器件300的总的结电容对应于第一结电容器361、第二结电容器362和第三结电容器363的串联组合。对于给定的偏压，SCR器件300可以包括正向偏置p-n结和反向偏置p-n结的组合，并且因此包括扩散电容和耗尽电容的混合。正向偏置结和反向偏置结的串联组合会使得总电容对电压的较小的变化，从而提供较高的总线性度。

[0177] 图示的SCR器件300实现在P-EPI层325中，在该实施方案中P-EPI层325是电浮动的。将SCR器件300实现在电浮动的EPI层中能够减小器件的总电容和/或增加器件能够工作的电压范围。

[0178] SCR器件300包括定位在第一P+区域321a与第三N+区域323c之间的多晶硅栅极结构327。多晶硅栅极结构327不作为场效应晶体管的栅极工作，因为不同掺杂极性的区域在多晶硅栅极结构327的相对侧。然而，多晶硅栅极结构327已经有益地用于作为植入阻断区域工作以允许在暂态应力条件下更均匀的电流传导和更快的响应。第三N+区域323c沿着NW 303与PW 301之间的边界定位，并且能够用于通过增加靠近NW 303与PW 301之间的界面的电子浓度来提供对SCR器件300的触发电压的控制。

[0179] 图12A是ESD保护电路的一个实施例的连接的衬底和浮动衬底的电容对电压的曲线图380。曲线图380包括图7的ESD保护电路160的一个实现方式的电容对电压的第一绘图381，衬底的电压被控制到地。曲线图380还包括图7的ESD保护电路160的一个实现方式的电容对电压的第二绘图382，衬底是电浮动的。如图12A所示，当衬底浮动时，ESD保护电路显现出较低的电容。

[0180] 图12B是ESD保护电路的一个实施例的电流和电压对时间的曲线图400。曲线图400包括图7的ESD保护电路160的一个实现方式响应于人体模型(HBM)2kV ESD事件的模拟的电流对时间的第一绘图401和模拟的电压对电流的第二绘图402。

[0181] 在本文的一些配置中，分布式ESD保护网络电连接到射频信号引脚以提供ESD保护。分布式ESD保护网络是利用使用电感器彼此电连接的多个ESD保护电路来实现的。通过以这种方式配置分布式ESD保护网络，分布式ESD保护网络的电容能够分布在电感器之间并且因此隔离于射频信号引脚。

[0182] ESD保护电路对以超过与ESD事件相关联的频率的高频工作的射频电路提供保护。例如，ESD事件的信号成分的频率能够与在例如100MHz-1GHz的范围内的频率相关联，而射频信号引脚所感兴趣的工作频率高得多。

[0183] 包含电感器对分布式ESD保护网络的性能具有相对较小的影响，因为电感器将相对低的阻抗呈现给ESD事件。然而，由于信号频率高得多，所以电感器将较大的阻抗呈现给信号。因此，在信号频率下，相对大部分的分布式ESD保护网络的电容被屏蔽或隔离于射频信号引脚。以这种方式配置ESD保护电路提供了较低的总电容，这改进了高频性能。

[0184] 本文的教导能够用于为高频端口提供高度线性的低电容ESD保护电路。虽然在射频信号引脚的保护的背景下描述和图示，但是本文的教导能够适用于以超过射频的频率工作的信号引脚，包括例如微波频率。

[0185] 在一些配置中，分布式ESD保护网络与低电容/高线性度ESD保护电路相结合来实现，诸如之前关于图1-12B所描述的那些。因此，分布式ESD保护网络能够提供用于双向高频信号摆动的稳健的ESD保护。例如，本文的教导能够用于提供能够在例如高达大约+/-10V的电压下以高度线性的电容工作的分布式ESD保护网络。在这些配置中，ESD保护电路能够以内置电容线性化来操作。另外，电感器能够用于以减小感兴趣频率处的电容负载的方式来分布ESD保护电路的电容。因此，ESD保护电路作为在减小信号引脚上的负载的同时提供稳健的ESD保护的ESD保护电路分布式阵列而工作。

[0186] 图13是根据另一实施方案的包括分布式ESD保护网络的射频IC 500的电路图。IC 500包括射频信号引脚RFP、射频地引脚RFGND和射频电路1，这些均如上所述。IC 100还包括分布式ESD保护网络，该分布式ESD保护网络包括第一ESD保护电路501、第二ESD保护电路
502、第三ESD保护电路503、第一电感器511和第二电感器512。

[0187] 如图13所示，第一ESD保护电路501包括与射频信号引脚RFP电连接的第一端子以及与射频地引脚RFGND电连接的第二端子。另外，第一电感器511包括与射频信号引脚RFP电连接的第一端以及与第二ESD保护电路502的第一端子电连接的第二端。第二ESD保护电路502还包括与射频地引脚RFGND电连接的第二端子。进而，第二电感器512包括与第二ESD保护电路502的第一端子电连接的第一端以及与第三ESD保护电路503的第一端子电连接的第二端。第三ESD保护电路503还包括与射频地引脚RFGND电连接的第二端子。

[0188] 虽然IC 500图示出包括三个ESD保护电路和两个电感器的分布式ESD保护网络，但是IC 500可适于包含更多或更少的ESD保护电路和/或电感器。例如，在一个实施方案中，IC包括一个电感器和两个ESD保护电路，第一ESD保护电路电连接在信号引脚与地引脚之间，第二ESD保护电路与信号引脚和地引脚之间的电感器串联地电连接。在另一实施方案中，IC以类似于图13所示的构造来实现，但是IC包括如图13所示连接的一个或多个附加电感器和对应的ESD保护电路。因此，能够提供电感器和ESD保护电路的链接以实现期望的ESD保护特性。

[0189] 第一电感器511将第二ESD保护电路502的电容隔离于射频信号引脚RFP，从而减小ESD保护电路502的电容负载对射频电路1工作的影响。虽然第一电感器511作为在射频信号引脚RFP上接收到的射频信号的扼流器而工作，但是第一电感器511被定尺寸以允许与ESD事件关联的信号频率通过。例如，ESD事件能够与100MHz-1GHz的范围内的信号频率相关联，而射频信号引脚RFP能够接收至少30GHz的频率的信号。

[0190] 在一个实施方案中，在射频信号引脚RFP上接收到的射频信号3是具有在6-32GHz的范围内的带宽的窄带信号。当射频信号3的频带在与射频信号引脚RFP上接收到的ESD事件相关联的频带之上时，电感器511，512会对与射频信号引脚RFP耦合的射频电路2的工作具有相对较小的影响。

[0191] 在一些配置中，ESD保护电路501-503在尺寸上彼此依比例而定。例如，在一个实施方案中，第二ESD保护电路502比第一ESD保护电路501大并且因此具有较高的电容。在另一实施方案中，第三ESD保护电路503比第二ESD保护电路502大并且具有较高的电容，并且第二ESD保护电路502大于第一ESD保护电路501并且具有较高的电容。

[0192] 电感器511，512可以具有被选择以提供射频信号引脚RFP的期望隔离度的电感。在一个实施方案中，第一电感器511具有在0.1nH至10nH的范围内的电感，并且第二电感器512具有在0.1nH至10nH的范围内的电感。在一些配置中，一个或多个电感器能够实现以在预定义频率下偏移和调谐ESD保护电路的电容。以这种方式配置ESD保护电路能够提供与高射频性能耦合的稳健的ESD保护。

[0193] 因此，在一些配置中，利用较大量的电感将提供较高ESD处置能力但是具有较高电容的较大的ESD保护电路隔离于射频信号引脚RFP。

[0194] 图14是用于射频系统的分布式ESB保护网络510的另一实施方案的电路图。分布式ESD保护网络510包括第一ESD保护电路521、第二ESD保护电路522、第三ESD保护电路523、第一电感器511和第二电感器512。图14的分布式ESD保护网络510类似于图13的分布式ESD保护网络，除了分布式ESD保护网络510包括利用P+/N-EPI二极管和P-EPI/N+二极管实现的ESD保护电路的具体实施方案之外。

[0195] 特别地，第一ESD保护电路521包括第一对串联的P+/N-EPI二极管531a，531b和第一对串联的P-EPI/N+二极管541a，541b，第一对串联的P+/N-EPI二极管531a，531b和第一对串联的P-EPI/N+二极管541a，541b并联地电连接。第一对串联的P+/N-EPI二极管531a，531b控制第一ESD保护电路521的正向保护特性，并且串联的P-EPI/N+二极管541a，541b控制第一ESD保护电路521的反向保护特性。类似地，第二ESD保护电路522包括第二对串联的P+/N-EPI二极管532a，532b以及第二对串联的P-EPI/N+二极管542a，542b，第二对串联的P+/N-EPI二极管532a，532b以及第二对串联的P-EPI/N+二极管542a，542b并联地电连接。同样，第三ESD保护电路523包括第三对串联的P+/N-EPI二极管533a,533b和第三对串联的P-EPI/N+二极管543a,543b，第三对串联的P+/N-EPI二极管533a,533b和第三对串联的P-EPI/N+二极管543a,543b并联地电连接。

[0196] 图示的P+/N-EPI二极管和P-EPI/N+二极管能够以多种方式实现，包括例如使用上文关于图8A-9B所描述的任何实施方案。

[0197] 虽然图14示出了利用P+/N-EPI二极管和P-EPI/N+二极管实现的图13的ESD保护电路501-503的实施方案。ESD保护电路501-503能够以其他方式来实现。例如，ESD保护电路501-503可以利用各种ESD保护器件来实现，包括例如硅控整流器(SCR)器件、二极管器件、双极晶体管器件和场效应晶体管器件或者它们的组合。在一个实施方案中，ESD保护电路
501-503中的至少一个包括P+/N-EPI二极管，诸如图8A或图9A所示的P+/N-EPI二极管。在另一实施方案中，ESD保护电路501-503中的至少一个包括P-EPI/N+二极管，诸如图8B或图9B所示的P-EPI/N+二极管。在另一实施方案中，ESD保护电路501-503中的至少一个包括SCR器件，诸如图11的SCR器件11。在另一实施方案中，ESD保护电路501-503中的至少一个包括是利用FET ESD保护电路来实现的，诸如图1-3B的ESD保护电路。

[0198] 虽然图14示出了ESD保护电路521-523各自包括两个P+/N-EPI二极管和两个P-EPI/N+二极管，其他配置是可能的。例如，ESD保护电路521-523可以包括更多或更少的P+/N-EPI二极管和/或P-EPI/N+二极管以实现期望的保护特性。

[0199] 在一些配置中，ESD保护电路521-523二极管的尺寸相对于彼此依比例而定。例如，在一些配置中，第二ESD保护电路522的二极管在尺寸上大于第一ESD保护电路521的二极管。

[0200] 虽然图14示出了其中第一、第二和第三ESD保护电路521-523利用彼此类似的电路拓扑结构实现的配置，但是第一、第二和第三ESD保护电路521-523能够利用不同的电路拓扑结构来实现。

[0201] 分布式ESD保护网络510的附加细节可类似于如上所述的那些。

[0202] 图15A是ESD保护电路的两个实施例的回流损失(S11)对频率的曲线图570。曲线图570包括用于图14的分布式ESD保护网络510的一个实现方式的回流损失的第一绘图571。曲线图570还包括电感器511，512缩短(省去)的回流损失的第二绘图572。

[0203] 如图15A所示，包括电感器511，512改善了回流损失。

[0204] 图15B是ESD保护电路的两个实施例的电压对时间的曲线图580。曲线图580包括图14的分布式ESD保护网络510的一个实现方式响应于人体模型(HBM)ESD事件的电压对时间的第一绘图581。曲线图580还包括其中电感器511，512缩短(省去)的电压对时间的第二绘图582。

[0205] 如图15B所示，电感器511，512会在ESD事件期间导致一些小的电压峰值或过冲。然而，ESD电平固定以其他方式保持基本不变。因此，包含电感器使得ESD性能保持基本不变，同时通过减小射频信号引脚RFP的电容负载而增强射频性能。

[0206] 本文的ESD保护电路能够利用各种制造工艺来实现。在一些实施例中，ESD保护电路是利用互补金属氧化物半导体(CMOS)SOI工艺来实现的。在其他实施方案中，ESD保护电路是利用III-V化合物半导体BiCMOS工艺来实现的，诸如尺寸为0.18μm或更小的SiGe BiCMOS工艺。在这些配置中，深氧化物沟槽和埋置SOI(绝缘体上硅)衬底能够用于提供隔离。在其他实施方案中，本文的ESD保护电路能够利用BCD MOS和体CMOS技术来实现。

[0207] 应用

[0208] 采用上述保护方案的设备能够实现到各种电子设备和接口应用中，包括那些工作于射频和/或微波频率的电子设备和接口应用。电子设备的示例可以包括但不限于消费电子产品、消费电子产品的零件、电子测试装备、高稳健性工业和汽车应用等。电子设备的示例还可以包括光学网络或其它通信网络的电路。消费电子产品可以包括，但不限于，移动电话、电话、电视机、计算机监控器、计算机、手持式计算机、个人数字助理(PDA)、汽车、车辆发动机管理控制器、传动控制器、座椅安全带控制器、防抱死制动系统、摄像录像机、照相机、数字照相机、便携式记忆芯片等。此外，电子设备可以包括非成品。

[0209] 前面的说明书和权利要求可能提到元件或特征“连接”或“耦合”在一起。如本文所使用的，除非上下文明确说明，否则“连接”意指一个元件/特征直接或间接地连接到另一元件/特征，而不一定是机械地。同样，除非明确说明，否则，“耦合”意指一个元件/特征直接或间接地耦合到另一元件/特征，而不一定是机械地。因此，虽然图中所示的各个示意图描绘了元件和组件的示例布置，但是额外的中间元件、器件、特征或组件能够存在于实际的实施方案中(假设描绘的电路的功能不会受到不利影响)。

[0210] 虽然已经根据一些实施方案描述了本发明，但是对于本领域技术人员而言显而易见的其它实施方案，包括那些未提供本文阐述的全部特征和优点的实施方案，同样在本发明的范围内。而且，上述的各个实施方案能够组合以提供另外的实施方案。另外，在一个实施例的上下文中所显示的一些特征同样能够并入其它实施方案中。因此，本发明的范围仅参考随附的权利要求书来限定。

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