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绝缘体上 半导体衬底、其形成方法以及集成电路

阅读：629发布：2020-05-08

专利汇可以提供绝缘体上半导体衬底、其形成方法以及集成电路专利检索，专利查询，专利分析的服务。并且本申请的各种实施例涉及一种用于形成不具有接合界面空隙和/或在层之间不具有分层的绝缘体上半导体 (SOI)衬底的方法。在一些实施例中，第一高介电常数接合结构形成于处理衬底上方。器件层形成于牺牲衬底上方。器件层的最外侧壁处于牺牲衬底的最外侧壁之间。第二高介电常数接合结构形成于器件层上方。第一高介电常数接合结构接合到第二高介电常数接合结构，以使器件层处于牺牲衬底与处理衬底之间。执行第一移移除工艺以移除牺牲衬底。第一移除工艺包括在牺牲衬底中执行第一刻蚀直到到达器件层为止。，下面是绝缘体上半导体衬底、其形成方法以及集成电路专利的具体信息内容。

权利要求

1.一种用于形成绝缘体上半导体(SOI)衬底的方法，所述方法包括：
在处理衬底上方形成第一高介电常数接合结构；
在牺牲衬底上方形成器件层，其中所述器件层的最外侧壁处于所述牺牲衬底的最外侧壁之间；
在所述器件层上方形成第二高介电常数接合结构；
将所述第一高介电常数接合结构接合到所述第二高介电常数接合结构，以使所述器件层处于所述牺牲衬底与所述处理衬底之间；以及
执行第一移除工艺以移除所述牺牲衬底，其中所述第一移除工艺包括在所述牺牲衬底中执行第一刻蚀直到到达所述器件层为止。
2.根据权利要求1所述的用于形成绝缘体上半导体衬底的方法，其中所述第一高介电常数接合结构完全包封所述处理衬底，且其中所述第二高介电常数接合结构完全包封所述器件层和所述牺牲衬底。
3.根据权利要求1所述的用于形成绝缘体上半导体衬底的方法，其中所述第一高介电常数接合结构和所述第二高介电常数接合结构在高介电常数-高介电常数接合界面处相接，使得所述高介电常数-高介电常数接合界面具有比氧化硅-氧化硅接合界面至少高四倍的界面粘附能量。
4.一种绝缘体上半导体(SOI)衬底，包括：
处理衬底，位于第一介电结构之下；以及
器件层，上覆于第二介电结构，其中所述第二介电结构的下表面在接合界面处接合到所述第一介电结构的上表面，且其中所述第一介电结构和所述第二介电结构分别由高介电常数材料构成。
5.根据权利要求4所述的绝缘体上半导体衬底，其中所述第一介电结构和所述第二介电结构在第一接合界面处相接，使得所述第一接合界面具有比氧化硅-氧化硅接合界面至少高四倍的界面粘附能量。
6.根据权利要求4所述的绝缘体上半导体衬底，其中所述器件层的上表面与所述第二介电结构的上表面齐平。
7.根据权利要求4所述的绝缘体上半导体衬底，其中所述处理衬底完全包封在第一掩埋介电结构中，所述第一掩埋介电结构具有比所述高介电常数材料的介电常数更小的介电常数，且其中所述第一掩埋介电结构处于所述处理衬底与所述第一介电结构之间。
8.一种集成电路(IC)，包括：
绝缘体上半导体(SOI)衬底，包括：
处理衬底，位于第一介电结构之下，其中所述第一介电结构具有沿所述处理衬底的顶侧的实质上均匀厚度；
器件层，上覆于第二介电结构，其中所述第二介电结构的下表面接合到所述第一介电结构的上表面，其中所述第一介电结构和所述第二介电结构由具有第一介电常数的第一材料构成，且其中所述第一介电常数大于3.9；以及
多个晶体管，设置在所述绝缘体上半导体衬底内与所述绝缘体上半导体衬底上方。
9.根据权利要求8所述的集成电路，其中所述多个晶体管分别包括上覆于所述器件层的栅极介电层，其中各个所述栅极介电层的介电常数小于所述第一介电常数，且其中各个所述栅极介电层具有类似于所述第一材料的电阻率、热导率以及带隙。
10.根据权利要求8所述的集成电路，其中介电层设置在所述器件层的下表面与所述第二介电结构的下部内表面之间，其中所述介电层的介电常数小于所述第一介电常数。

说明书全文

绝缘体上半导体衬底、其形成方法以及集成电路

技术领域

[0001] 本发明的实施例是有关于一种绝缘体上半导体衬底、其形成方法以及集成电路。

背景技术

[0002] 传统上，集成电路形成于块状半导体衬底上。近年来，绝缘体上半导体(semiconductor-on-insulator；SOI)衬底作为块状半导体衬底的替代物而出现。绝缘体上半导体衬底包括由第一接合结构包封的处理衬底和上覆于第二接合结构的器件层，其中第一接合结构接合到第二接合结构。此外，绝缘体上半导体衬底会使寄生电容减少，泄漏电流减少，锁存(latch up)减少，且改良半导体器件的性能(例如，较低功耗和较高切换速度)。

发明内容

[0003] 一种用于形成绝缘体上半导体衬底的方法，所述方法包含以下步骤。在处理衬底上方形成第一高介电常数接合结构；在牺牲衬底上方形成器件层，其中器件层的最外侧壁处于牺牲衬底的最外侧壁之间。在器件层上方形成第二高介电常数接合结构。将第一高介电常数接合结构接合到第二高介电常数接合结构，以使器件层处于牺牲衬底与处理衬底之间。执行第一移除工艺以移除牺牲衬底，其中第一移除工艺包括在牺牲衬底中执行第一刻蚀直到到达器件层为止。

[0004] 一种绝缘体上半导体衬底，所述绝缘体上半导体衬底包含处理衬底以及器件层。处理衬底位于第一介电结构之下。器件层上覆于第二介电结构，其中第二介电结构的下表面在接合界面处接合到第一介电结构的上表面，且其中第一介电结构和第二介电结构分别由高介电常数材料构成。

[0005] 一种集成电路(IC)，所述集成电路包含绝缘体上半导体(SOI)衬底，所述绝缘体上半导体衬底包含处理衬底，位于第一介电结构之下，其中第一介电结构具有沿处理衬底的顶侧的均匀厚度。所述绝缘体上半导体衬底进一步包含器件层以及多个晶体管。器件层上覆于第二介电结构，其中第二介电结构的下表面接合到第一介电结构的上表面，其中第一介电结构和第二介电结构由具有第一介电常数的第一材料构成，其中第一介电常数大于3.9。多个晶体管设置在绝缘体上半导体衬底内与上方。
附图说明

[0006] 在结合附图阅读以下详细描述时，能够从中最好地理解本公开的各个方面。应注意，根据行业中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的尺寸。

[0007] 图1A说明根据本公开的具有第一高介电常数接合结构和第二高介电常数接合结构的绝缘体上半导体衬底的一些实施例的横截面图。

[0008] 图1B和图1C说明根据本公开的图1A的绝缘体上半导体衬底的不同替代实施例的横截面图。

[0009] 图2A到图2D说明根据本公开的其中底部介电层设置在绝缘体上半导体衬底的处理衬底与第一高介电常数接合结构和第二高介电常数接合结构之间的图1A的绝缘体上半导体衬底的不同替代实施例的横截面图。

[0010] 图3A到图3D说明根据本公开的其中陷阱富集层(trap-rich layer)设置在处理衬底与底部介电层之间的图2A的绝缘体上半导体衬底的不同替代实施例的横截面图。

[0011] 图4说明根据本公开的其中图1A的绝缘体上半导体衬底得到应用的半导体结构的一些实施例的横截面图。

[0012] 图5说明图1A的绝缘体上半导体衬底的一些实施例的俯视图。

[0013] 图6到图9、图10A到图10E以及图11到图15说明根据本公开的用于形成并使用具有第一高介电常数接合结构和第二高介电常数接合结构的绝缘体上半导体衬底的方法的一些实施例的一系列横截面图。

[0014] 图16说明根据本公开的图6到图9、图10A到图10E以及图11到图15的方法的一些实施例的框图。

[0015] 附图标号说明

[0016] 100a、100b、100c、200a、200b、200c、200d、300a、300b、300c、300d：绝缘体上半导体衬底；

[0017] 101：边缘区域；

[0018] 102：处理衬底；

[0019] 104：第一绝缘层；

[0020] 104sw、108sw：侧壁；

[0021] 106：器件层；

[0022] 107：接合界面；

[0023] 108：第二绝缘层；

[0024] 202：底部介电层；

[0025] 204：顶部介电层；

[0026] 302：陷阱富集层；

[0027] 400：半导体结构；

[0028] 402：半导体器件；

[0029] 404：源极区/漏极区；

[0030] 406：选择性导电通道；

[0031] 408：栅极介电层；

[0032] 410：栅极电极；

[0033] 412：间隔件；

[0034] 414：后段工艺互连结构；

[0035] 416：互连介电层；

[0036] 416ild：层间介电层；

[0037] 416iwd：引线交叉介电层；

[0038] 416p：钝化层；

[0039] 418：引线；

[0040] 420：通孔；

[0041] 500：俯视图；

[0042] 502：集成电路管芯；

[0043] 600、700、800、900、1000a、1000b、1000c、1000d、1000e、1100、1200、1300、1400、1500：横截面图；

[0044] 602a：第一处理晶片；

[0045] 602b：第二处理晶片；

[0046] 602c：第三处理晶片；

[0047] 702：刻蚀停止层；

[0048] 704：缓冲层；

[0049] 706：牺牲衬底；

[0050] 710：边缘部分；

[0051] 802：掩模；

[0052] 804：凸缘；

[0053] 902a：第一器件晶片；

[0054] 902b：第二器件晶片；

[0055] 902c：第三器件晶片；

[0056] 902d：第四器件晶片；

[0057] 1600：方法；

[0058] 1602、1604、1606、1608、1610、1612、1614、1616：动作；

[0059] D：直径；

[0060] Td、Ths、Ti3、Tsi、Tsi'：厚度；

[0061] Wer：宽度。

具体实施方式

[0062] 本公开提供用于实施本公开的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本公开内容。当然，这些只是实例且并不旨在作为限制。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各个实例中重复附图标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。

[0063] 此外，为便于描述，本文可使用空间相对术语，诸如“在…下方”、“在…之下”、“下部”、“在…上方”、“上部”以及类似术语，以描述一个元件或特征与图中所说明的另一(一些)元件或特征的关系。除图中所描绘的定向之外，空间相对术语旨在涵盖在使用或操作中的器件的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。

[0064] 根据用于形成绝缘体上半导体衬底的方法，处理衬底被氧化以形成包围所述处理衬底的第一氧化层(例如，二氧化矽(SiO2))。器件层形成于牺牲衬底上方。器件层具有明显低于牺牲衬底的掺杂浓度。第二氧化层(例如，SiO2)形成于器件层上方。处理衬底通过第一氧化层和第二氧化层接合到牺牲衬底，以使器件层处于第一氧化层和第二氧化层与牺牲衬底之间。第一氧化层和第二氧化层在接合界面处相接，使得接合界面包括SiO2-SiO2接合。执行移除工艺以移除牺牲衬底并暴露器件层的上表面。移除工艺包含研磨工艺、刻蚀工艺以及化学机械抛光(chemical mechanical polish；CMP)。执行化学机械抛光以使绝缘体上半导体衬底的器件层平坦化。第二氧化层的一部分保留在处理衬底上方，且界定了绝缘体上半导体衬底的绝缘层。

[0065] 所述方法存在的问题在于接合界面的低界面粘附能量(例如，低于约3焦耳/平方米)，尤其由于SiO2-SiO2接合所致。空隙(例如，空的空间)可以在第一氧化层与第二氧化层接合在一起之后由于低界面粘附能量而出现在接合界面处。此外，在移除工艺期间，从器件层和牺牲衬底的侧壁移除第二氧化层，从而暴露这两个层之间的界面。此外，刻蚀工艺可以涉及使用刻蚀剂，诸如氢氟酸、硝酸/乙酸(HNA)和/或稀释的氢氟酸(DHF)。刻蚀剂可能导致分层出现在第二氧化层与器件层之间。此外，刻蚀剂(例如，DHF)可能导致空隙和/或分层由于低界面粘附能量而出现在接合界面处。另外，接合界面的低界面粘附能量易受来自在绝缘体上半导体衬底上/上方执行诸如前段(front end of line；FEOL)工艺和/或后段工艺(back end of line process；BEOL)的后续制造步骤的破坏(例如，界面空隙和/或分层)。接合界面处的界面空隙和/或分层可能导致器件故障，和/或改变设置在绝缘体上半导体衬底上/上方的电子产品的电气特性。

[0066] 本申请的各种实施例涉及一种用于制造绝缘体上半导体衬底以改良绝缘体上半导体衬底的耐久性、强度以及稳定性的改良方法。所述改良方法的各种实施例包含在处理衬底周围形成第一接合结构(例如，诸如Al2O3的高介电常数材料)和在器件层和牺牲衬底周围形成第二接合结构(例如，高介电常数材料)。第一接合结构和第二接合结构可以分别经由低温沉积(例如，300摄氏度或低于300摄氏度)和较强的膜均匀性而形成。第一接合结构在接合界面处接合到第二接合结构，以使器件层处于第一接合结构和第二接合结构与牺牲衬底之间。因此，接合界面包括高介电常数-高介电常数接合。与SiO2-SiO2接合相比，高介电常数-高介电常数接合具有更高的界面粘附能量(例如，比界面粘附能量大四倍和/或约12焦耳/平方米)，从而提供不具有接合空隙的强接合界面。执行移除工艺以移除牺牲衬底并暴露器件层的上表面。移除工艺包含刻蚀工艺，且进一步包括研磨工艺和/或化学机械抛光。

[0067] 高介电常数材料在移除工艺期间能抵抗刻蚀工艺(例如，氢氟酸/硝酸(HNA)刻蚀或氢氟酸(HF)刻蚀)。第二接合结构在整个移除工艺期间包封器件层的外部侧壁，从而防止第二接合结构与器件层之间的界面分层和/或形成空隙。因此，分层不会由于高介电常数材料而出现在器件层与第二接合结构之间的界面处。此外，高介电常数材料和/或高介电常数-高介电常数接合能抵抗后续制造步骤(例如，FEOL工艺和/或BEOL工艺)，从而使得在后续制造步骤之后在高介电常数-高介电常数接合中不存在空隙，由此保护接合界面并改良绝缘体上半导体衬底的耐久性、强度以及稳定性。

[0068] 参看图1A，提供根据一些实施例的绝缘体上半导体衬底100a的横截面图。

[0069] 绝缘体上半导体衬底100a包含处理衬底102、第一绝缘层104(在一些实施例中称作第一接合结构)、器件层106以及第二绝缘层108(在一些实施例中称作第二接合结构)。绝缘体上半导体衬底100a可以例如与双极互补金属氧化物半导体(CMOS)、双扩散金属氧化物半导体(DMOS)(bipolar complementary metal-oxide-semiconductor double-diffused metal-oxide-semiconductor；BCD)应用、嵌入式闪存(eFlash)应用、CMOS图像传感器(CMOS image sensor；CIS)应用、近红外(near infrared；NIR)应用、微电子应用、光电子应用、微机电系统(micro-electro-mechanicals system；MEMS)应用以及其它应用一起使用。在一些实施例中，绝缘体上半导体衬底100a具有圆顶布局和/或具有约200毫米、300毫米或450毫米的直径。在其它实施例中，绝缘体上半导体衬底100a具有一些其它形状和/或一些其它尺寸。此外，在一些实施例中，绝缘体上半导体衬底100a为半导体晶片。

[0070] 第一绝缘层104和第二绝缘层108在接合界面107处直接接触，以使第一绝缘层104的材料接合到第二绝缘层108的材料。接合界面107包括第一绝缘层104与第二绝缘层108之间的高介电常数-高介电常数接合。在不同实施例中，高介电常数-高介电常数接合为Al2O3-Al2O3接合。在一些实施例中，接合界面107不存在任何空隙。在一些实施例中，接合界面107具有至少比氧化硅-氧化硅接合的界面粘附能量大四倍的较强的界面粘附能量。在不同实施例中，接合界面107的强界面粘附能量是约12焦耳/平方米。强界面粘附能量可以例如防止接合界面107受到诸如FEOL和/或BEOL工艺的后续处理步骤的危害和/或损坏，以在器件层106上/上方形成CMOS器件和/或互连结构。此外，第一绝缘层104和第二绝缘层108的高介电常数材料可以例如保护第一绝缘层104和第二绝缘层108的界面不受后续处理步骤的损坏(例如，分层和/或形成空隙)。在一些实施例中，界面可以例如包含器件层106与第二绝缘体108之间的界面和/或处理衬底的周界与第一绝缘层104的内表面之间的界面。后续处理步骤可以例如包括刻蚀工艺，所述刻蚀工艺包含对HNA刻蚀剂、HF刻蚀剂和/或DHF刻蚀剂的使用。接合界面107的强界面粘附能量可以例如不对HNA刻蚀剂、DHF刻蚀剂和/或HF刻蚀剂作出反应。因此，空隙和/或位错可以不出现在接合界面107处和/或可以不出现在第一绝缘层104和第二绝缘层108的层界面处。因此，高介电常数-高介电常数接合和高介电常数材料的使用可以增加绝缘体上半导体衬底100a的耐久性、强度以及稳定性。

[0071] 在一些实施例中，处理衬底102具有高电阻和/或低氧浓度。高电阻可以例如大于约1千欧/厘米(kΩ/cm)、3千欧/厘米、4千欧/厘米或9千欧/厘米，和/或可以例如是约1千欧/厘米到4千欧/厘米、约4千欧/厘米到9千欧/厘米或约1千欧/厘米到9千欧/厘米。低氧浓度可以例如小于约1百万分之一原子密度(parts per million atoms，ppma)、2ppma或者5ppma，和/或可以例如在约0.1ppma到2.5ppma之间、约2.5ppma到5.0ppma之间或约0.1ppma到5.0ppma之间。较低氧浓度和较高电阻独立地减少衬底和/或射频(radio frequency；RF)损耗。在一些实施例中，处理衬底102具有低电阻。低电阻降低处理衬底102的成本，但会使衬底和/或RF损耗增加。低电阻可以例如小于约8欧/厘米、10欧/厘米或12欧/厘米，和/或可以例如在约8欧/厘米到12欧/厘米之间、约8欧/厘米到10欧/厘米之间或约10欧/厘米到12欧/厘米之间。在一些实施例中，处理衬底102掺杂有p型或n型掺杂剂。处理衬底102的电阻可以例如由处理衬底102的掺杂浓度控制。例如，增加掺杂浓度可以减小电阻，而减小掺杂浓度可以增加电阻，或增加电阻可以减小掺杂浓度，而减小电阻可以增加掺杂浓度。在一些实施例中，第二绝缘层108的外部侧壁处于第一绝缘层104的外部侧壁之间，使得边缘区域
101存在于前述外部侧壁之间。在各种实施例中，边缘区域101的宽度Wer可以例如是约0.8毫米到1.2毫米、约0.8毫米到1.0毫米或约1.0毫米到1.2毫米。在一些实施例中，处理衬底102的厚度Ths是约720微米到780微米。

[0072] 第一绝缘层104上覆于处理衬底102，并且可以例如是或包括第一材料，诸如高介电常数介电质、氧化铝(例如，Al2O3)或其类似物。如本文所使用的，高介电常数介电质可以是或包括例如具有大于约3.9、9.9、9.34或11.54的介电常数介电常数的介电质。在不同实施例中，第一材料为具有电阻率ρ、热导率λ以及带隙(band gap)的介电层。在不同实施例中，电阻率ρ可以例如在约1012Ω*cm到1014Ω*cm的范围内。在不同实施例中，热导率λ可以例如在约0.3W/(cm*K)到30W/(cm*K)的范围内。在不同实施例中，带隙可以例如是8.8eV，或在约8.8eV到9.2eV的范围内。在不同实施例中，第一材料具有类似于氧化硅(SiO2)的电阻率、热导率以及带隙。在不同实施例中，类似于氧化硅的电阻率、热导率以及带隙可以例如在约1％、约5％、约10％内或在氧化硅的约0％到10％的范围内。例如，如果氧化硅具有9eV的带隙，那么具有可比带隙值的材料可以具有在约8.1eV到9.9eV的范围内的带隙。在一些实施例中，具有类似于氧化硅的特性(例如，电阻率、热导率以及带隙)的第一材料可以例如减轻设置在绝缘体上半导体衬底100a上的技术的重新设计，这是因为所述技术已经由利用氧化硅而发展成熟。

[0073] 在一些实施例中，第一绝缘层104包围和/或包封处理衬底102。在不同实施例中，第一绝缘层104在处理衬底102的外周周围形成有均匀的或实质上均匀的厚度。在一些实施例中，第一绝缘层104在处理衬底102的外周周围的厚度的变化小于约2％。在不同实施例中，第一绝缘层104形成为具有约20纳米(nm)或15纳米的厚度Tsi，形成为具有小于约15纳米或20纳米的厚度Tsi，或形成为介于约0.1纳米到15纳米或约0.1纳米到20纳米的范围内。在不同实施例中，当厚度Tsi小于约15纳米时，绝缘体上半导体衬底100a可以例如用于全耗尽的绝缘体上半导体应用中。在不同实施例中，厚度Tsi大到足以在处理衬底102与器件层106之间提供高程度的电绝缘。高程度的电绝缘可以例如使得器件层106上的器件(未绘示)之间的泄漏电流减少和/或可以例如增强器件的性能。

[0074] 第二绝缘层108位于器件层106之下，并且可以例如是或包括第二材料，诸如高介电常数介电质、氧化铝(例如，Al2O3)或其类似物。在一些实施例中，第一材料和第二材料相同，具有相同的厚度，具有类似的电阻率，具有类似的热导率，且具有类似的带隙，或前述的任何组合。在一些实施例中，第二绝缘层108以暴露器件层106的上表面的方式包围和/或包封器件层106的一部分。在不同实施例中，第二绝缘层108在器件层106的下表面与器件层106的侧壁周围形成有均匀的厚度Ti3。在一些实施例中，第二绝缘层108在器件层106的下表面与器件层106的侧壁周围的厚度Ti3的变化小于约2％。在不同实施例中，厚度Ti3是约20纳米或15纳米，小于约15纳米或20纳米，或在约0.1纳米到15纳米或约0.1纳米到20纳米的范围内。在不同实施例中，当厚度Ti3小于约15纳米时，绝缘体上半导体衬底100a可以例如用于全耗尽的绝缘体上半导体应用中。在不同实施例中，厚度Ti3约等于厚度Tsi。在不同实施例中，第二绝缘体108的上表面与器件层106的上表面对齐。

[0075] 在一些实施例中，第一绝缘层104和第二绝缘层108的总厚度变化(total thickness variation；TTV)较低。TTV可以例如是第一绝缘层104中的最小厚度值与第一绝缘层104中的最大厚度值之差。低TTV例如可以对应于小于第一绝缘层104和第二绝缘层108的外表面中的TTV的变化的百分之二。在一些实施例中，第一绝缘层104和第二绝缘层108经由低温(例如，低于约300摄氏度)原子层沉积工艺(atomic layer deposition process；ALD)而形成以实现低TTV。在一些实施例中，实质上均匀的厚度可以例如对应于小于第一绝缘层104和第二绝缘层108的外表面的厚度变化的百分之二。

[0076] 器件层106上覆于第二绝缘层108，并且可以例如是或包括单晶硅、某一其它硅、某一其它半导体材料或前述的任何组合。在一些实施例中，器件层106和处理衬底102为相同半导体材料(例如，单晶硅)。在一些实施例中，器件层106具有较大的厚度Td。器件层106的较大厚度可以例如使得能够形成较大半导体结(junction)(例如，PN结)，特定器件(例如，NIR图像传感器)可取决于所述较大半导体结。在一些实施例中，器件层106的厚度Td是大的，其中所述厚度大于约0.2微米、0.3微米、1.0微米、5.0微米或8.0微米，和/或所述厚度是约0.2微米到8.0微米、约0.2微米到4.0微米或约4.0微米到8.0微米。在一些实施例中，器件层106的厚度Td小于约0.2微米和/或在约0.05微米到0.2微米的范围内。

[0077] 参看图1B，提供根据图1A的绝缘体上半导体衬底100a的一些替代实施例的绝缘体上半导体衬底100b的横截面图，其中，第一绝缘层104在处理衬底102的上表面上具有两种不同的厚度。第一绝缘层104具有大于厚度Tsi的中间升高的厚度Tsi'。在不同实施例中，这两种不同的厚度是由移除第一绝缘层104的一部分的移除工艺造成的。

[0078] 参看图1C，提供根据图1A的绝缘体上半导体衬底100a的一些替代实施例的绝缘体上半导体衬底100c的横截面图，其中，第一绝缘层104的外部侧壁与处理衬底102的外部侧壁对齐。此外，第二绝缘层108的外部侧壁与器件层106的外部侧壁对齐。

[0079] 参看图2A，提供根据图1A的绝缘体上半导体衬底100a的一些替代实施例的绝缘体上半导体衬底200a的横截面图，其中，底部介电层202包封处理衬底102，并且第一绝缘层104包封底部介电层202。在不同实施例中，底部介电层202可以是或包括例如氧化硅、富含硅的氧化物(silicon-rich oxide；SRO)、某一其它氧化物、某一其它介电质或前述的任何组合。在不同实施例中，底部介电层202具有至少是第一绝缘层104和第二绝缘层108的介电常数的一半的介电常数。在不同实施例中，底部介电层202是与第一绝缘层104和第二绝缘层108二者不同的材料。绝缘体上半导体衬底200a可以例如与高压器件、BCD器件、eFlash器件、CMOS图像传感器、NIR图像传感器以及其它器件一起使用。高压器件可以例如是在大于约100伏的电压下操作的器件。底部介电层202配置成充当用于减轻对处理衬底102的机械损坏的绝缘体。例如，虽然在高压下操作，但底部介电层202减轻处理衬底102与上方的层和/或以下的层的分层。在不同实施例中，厚度Ti3和厚度Tsi小于约20纳米。厚度Ti3和厚度Tsi形成为合适的厚度，以在形成绝缘体上半导体衬底200a期间防止由刻蚀剂(例如，HNA刻蚀剂、DHF刻蚀剂和/或HF刻蚀剂)引起的损坏，同时保留足够薄的厚度以降低处理成本。在一些实施例中，器件层106的厚度Td根据高压器件而形成为合适的厚度(例如，厚度Td可以在1微米到3微米的范围内)。

[0080] 在一些实施例中，第一绝缘层104和第二绝缘层108具有与底部介电层202的电阻率、热导率以及带隙相同的或实质上相同的电阻率、热导率以及带隙。在一些实施例中，第一绝缘层104和第二绝缘层108具有大于底部介电层202的介电常数的介电常数，和/或比底部介电层202的介电常数大两倍或者超过两倍。这些关于介电常数、电阻率等的实施例还可以例如在底部介电层202是或包括氧化硅时出现。

[0081] 参看图2B，提供根据图2A的绝缘体上半导体衬底200a的一些替代实施例的绝缘体上半导体衬底200b的横截面图，其中，第一绝缘层104在底部介电层202的上表面上具有两种不同的厚度。第一绝缘层104具有大于厚度Tsi的中间升高的厚度Tsi'。在不同实施例中，这两种不同的厚度是由移除第一绝缘层104的一部分的移除工艺造成的。

[0082] 参看图2C，提供根据图2A的绝缘体上半导体衬底200a的一些替代实施例的绝缘体上半导体衬底200c的横截面图，其中，顶部介电层204包封器件层106的一部分，并且第二绝缘层108部分地包封顶部介电层204。在不同实施例中，顶部介电层204的上表面与器件层106的上表面对齐。在不同实施例中，顶部介电层204可以是或包括例如氧化硅、富含硅的氧化物(SRO)、某一其它氧化物、某一其它介电质或前述的任何组合。在不同实施例中，顶部介电层204具有小于第一绝缘层104和第二绝缘层108的介电常数中的每一个的介电常数。在不同实施例中，顶部介电层204是与第一绝缘层104和第二绝缘层108二者不同的材料。在不同实施例中，顶部介电层204是与底部介电层202相同的材料。

[0083] 在一些实施例中，第一绝缘层104和第二绝缘层108具有与底部介电层202的和/或顶部介电层204的电阻率、热导率以及带隙相同的或实质上相同的电阻率、热导率以及带隙。在一些实施例中，第一绝缘层104和第二绝缘层108具有大于底部介电层202的介电常数的介电常数，和/或比底部介电层202的介电常数大两倍或者超过两倍。此外，在一些实施例中，第一绝缘层104和第二绝缘层108具有大于顶部介电层204的介电常数的介电常数，和/或比顶部介电层204的介电常数大两倍或者超过两倍。这些关于介电常数、电阻率等的实施例还可以例如在底部介电层202和/或顶部介电层204是或包括氧化硅时出现。

[0084] 在一些实施例中，当器件层106等于/小于约100纳米时，顶部介电层204将接合界面107向远离器件层106的方向移动。顶部介电层204可以例如防止器件层106的表面上的颗粒在形成接合界面107时形成在第一绝缘层104与第二绝缘层108之间的鼓起的凸起部和/或接合气泡(bond bubbling)。在一些实施例中，将器件层106的厚度增加到约比200奈米更大可以例如防止器件层106的表面上的颗粒造成在接合界面107上鼓起的凸起部和/或接合气泡。

[0085] 参看图2D，提供根据图2A的绝缘体上半导体衬底200a的一些替代实施例的绝缘体上半导体衬底200d的横截面图，其中，第一绝缘层104的外部侧壁与底部介电层202的外部侧壁对齐。此外，第二绝缘层108的外部侧壁与器件层106的外部侧壁对齐。

[0086] 参看图3A，提供根据图2A的绝缘体上半导体衬底200a的一些替代实施例的绝缘体上半导体衬底300a的横截面图，其中，陷阱富集层302设置在处理衬底102的上表面与底部介电层202的内部上表面之间。在不同实施例中，陷阱富集层302可以是或包括例如多晶硅、某一其它介电质或前述的任何组合。在不同实施例中，陷阱富集层302通过例如减少由RF 信号感应的涡电流来促使绝缘体上半导体衬底300a与RF应用和其它应用一起使用。在不同实施例中，陷阱富集层302可以例如不包括任何掺杂剂或包括掺杂剂。在不同实施例中，厚度Ti3和厚度Tsi小于约20纳米。厚度Ti3和厚度Tsi形成为具有合适的厚度，以在形成绝缘体上半导体衬底300a期间减轻由刻蚀剂(例如，HNA刻蚀剂、DHF刻蚀剂和/或HF刻蚀剂)引起的损坏。厚度Ti3和厚度Tsi薄到足以减少处理成本，并保持在特定RF应用的设计约束内。在一些实施例中，器件层106的厚度Td根据RF应用而形成为具有合适的厚度(例如，厚度Td可以在50纳米到1000纳米的范围内)。

[0087] 参看图3B，提供根据图3A的绝缘体上半导体衬底300a的一些替代实施例的绝缘体上半导体衬底300b的横截面图，其中，第一绝缘层104在陷阱富集层302的上表面上具有两种不同的厚度。第一绝缘层104具有大于厚度Tsi的中间升高的厚度Tsi'。在不同实施例中，这两种不同的厚度是由移除第一绝缘层104的一部分的移除工艺造成的。

[0088] 参看图3C，提供根据图3A的绝缘体上半导体衬底300a的一些替代实施例的绝缘体上半导体衬底300c的横截面图，其中，顶部介电层204设置在器件层106的下表面与第二绝缘层108的下部内表面之间。在不同实施例中，顶部介电层204具有至少是第一绝缘层104和/或第二绝缘层108的介电常数的一半的介电常数。在不同实施例中，顶部介电层204可以是或包括例如氧化硅、富含硅的氧化物(SRO)、某一其它氧化物、某一其它介电质或前述的任何组合。在不同实施例中，顶部介电层204以高密度等离子体(high-density plasma；HDP)化学气相沉积的方式形成。

[0089] 在一些实施例中，当器件层106等于/小于约100纳米时，顶部介电层204将接合界面107向远离器件层106的方向移动。顶部介电层204可以例如防止器件层106的表面上的颗粒在形成接合界面107时形成在第一绝缘层104与第二绝缘层108之间鼓起的凸起部和/或接合气泡。在一些实施例中，将器件层106的厚度增加到约比200奈米更大可以例如防止器件层106的表面上的颗粒造成在接合界面107上鼓起的凸起部和/或接合气泡。

[0090] 参看图3D，提供根据图3A的绝缘体上半导体衬底300a的一些替代实施例的绝缘体上半导体衬底300d的横截面图，其中，第一绝缘层104的外部侧壁与底部介电层202的外部侧壁对齐。此外，第二绝缘层108的外部侧壁与器件层106的外部侧壁对齐。

[0091] 参看图4，提供根据一些实施例的半导体结构400的横截面图，其中，图1A的绝缘体上半导体衬底100a得到应用。

[0092] 半导体结构400包括在器件层106上方横向隔开的多个半导体器件402。半导体器件402可以例如是金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor；MOSFET)、某一其它金属氧化物半导体(MOS)器件、某一其它绝缘栅极场效应晶体管(insulated-gate field-effect transistor；IGFET)、某一其它半导体器件或前述的任何组合。此外，半导体器件402可以是例如高压器件、BCD器件、eFlash器件、CMOS图像传感器、NIR图像传感器、某一其它器件或前述的任何组合。

[0093] 在一些实施例中，半导体器件402包括对应的源极区/漏极区404、对应的选择性导电通道406、对应的栅极介电层408、对应的栅极电极410以及对应的间隔件412。为了易于说明，源极区/漏极区404中仅有一部分标记有404，选择性导电通道406中仅有一个标记有406，栅极介电层408中仅有一个标记有408，栅极电极410中仅有一个标记有410，并且间隔件412中仅有一个标记有412。源极区/漏极区404和选择性导电通道406处于器件层106中。
源极区/漏极区404分别处于选择性导电通道406的端部处，且选择性导电通道406中的每一个从源极区/漏极区404中的一个延伸到源极区/漏极区404中的另一个。源极区/漏极区404具有第一掺杂类型，且与具有与第一掺杂类型相反的第二掺杂类型的器件层106的部分直接邻接。

[0094] 栅极介电层408分别上覆于选择性导电通道406，且栅极电极410分别上覆于栅极介电层408。栅极介电层408可以是或包括例如氧化硅和/或某一其它介电材料，和/或栅极电极410可以是或包括例如掺杂多晶硅、金属、某一其它导电材料或前述的任何组合。在一些实施例中，栅极介电层408分别具有小于第一绝缘层104的介电常数的和/或小于第二绝缘层108的介电常数的介电常数。在一些实施例中，栅极介电层408分别具有是第一绝缘层104的介电常数的一半的和/或是第二绝缘层108的介电常数的一半的介电常数。间隔件412上覆于源极区/漏极区404且分别填衬栅极电极410的侧壁以及栅极介电层408的侧壁。间隔件412可以是或包括例如氧化硅、氮化硅、氮氧化硅、碳化硅、某一其它介电质或前述的任何组合。在不同实施例中，栅极介电层408分别具有比第一绝缘层104和/或第二绝缘层108更小的介电常数。

[0095] 在一些实施例中，第一绝缘层104和第二绝缘层108具有与每个栅极介电层408的电阻率、热导率以及带隙相同的或实质上相同的电阻率、热导率以及带隙。在一些实施例中，第一绝缘层104和第二绝缘层108具有大于每个栅极介电层408的介电常数的介电常数，和/或比每个栅极介电层408的介电常数大两倍或超过两倍。这些关于介电常数、电阻率等的实施例还可以例如在栅极介电层408是或包括氧化硅时出现。

[0096] 后段工艺(BEOL)互连结构414覆盖绝缘体上半导体衬底100a和半导体器件402。后段工艺互连结构414包括互连介电层416、多根引线418以及多个通孔420。为了易于说明，引线418中仅有一部分标记有418，且通孔420中仅有一部分标记有420。互连介电层416可以是或包括例如硼磷硅石玻璃(borophosphosilicate glass；BPSG)、磷硅石玻璃(phosphor-silicate glass；PSG)、未掺杂硅玻璃(undoped silicon glass；USG)、某一其它低介电常数介电质、氧化硅、某一其它介电质或前述的任何组合。如本文所使用的，低介电常数介电质可以是或包括例如具有小于约3.9、3、2或1的介电常数介电常数的介电质。

[0097] 引线418和通孔420交替地堆叠在互连介电层416中且限定延伸到半导体器件402的导电路径。导电路径可以例如将半导体器件402电气耦合到其它器件(例如，其它半导体器件)、接触垫或一些其它结构。引线418和通孔420可以是或包括例如铜、铝铜、铝、钨、某一其它金属或前述的任何组合。在一些实施例中，引线418的最顶部引线比位于引线418之下的引线更粗。

[0098] 参看图5，提供根据一些实施例的图1A的绝缘体上半导体衬底100a的俯视图500。

[0099] 绝缘体上半导体衬底100a是圆形且包括布置成横穿器件层106的网格的多个集成电路管芯502。为了易于说明，集成电路管芯502中仅有一部分标记有502。在一些实施例中，绝缘体上半导体衬底100a的直径D是约150毫米、200毫米、300毫米或450毫米。在一些实施例中，第二绝缘层108的侧壁108sw以宽度Wer从第一绝缘层104的侧壁104sw横向地凹入。宽度Wer可以例如是约0.8毫米到1.2毫米、约0.8毫米到1.0毫米或约1.0毫米到1.2毫米。

[0100] 尽管针对图1A中的绝缘体上半导体衬底100a的实施例描述图4和图5，但应理解，在图4和图5中可以交替地使用图1B、图2A到图2C以及图3A到图3C中的绝缘体上半导体衬底100b、绝缘体上半导体衬底200a到绝缘体上半导体衬底200c以及绝缘体上半导体衬底300a到绝缘体上半导体衬底300c。尽管图4说明后段工艺互连结构414的特定布局，但在其它实施例中后段工艺互连结构414的其它布局也是适合的。尽管图4说明三个半导体器件402和半导体器件402的特定布局，但大于三个或小于三个半导体器件和/或半导体器件402的其它布局也是适合的。尽管图5说明特定数目个集成电路管芯502和集成电路管芯502的特定布局，但在其它实施例中大于特定数目个或小于特定数目个集成电路管芯502和/或集成电路管芯502的其它布局也是适合的。

[0101] 图6到图9、图10A到图10E以及图11到图15说明根据本公开的形成并使用具有第一高介电常数接合结构和第二高介电常数接合结构的绝缘体上半导体衬底的方法的一些实施例的横截面图600到横截面图900、横截面图1000a到横截面图1000e以及横截面图1100到横截面图1500。虽然参考方法描述图6到图9、图10A到图10E以及图11到图15所绘示的横截面图600到横截面图900、横截面图1000a到横截面图1000e以及横截面图1100到横截面图1500，但应了解，图6到图9、图10A到图10E以及图11到图15中所绘示的结构不限于所述方法而实际上可单独独立于所述方法。在一些实施例中，图6到图9、图10A以及图11到图15可以例如用于形成图1A的绝缘体上半导体衬底100a。虽然图6到图9、图10A到图10E以及图11到图15被描述为一系列动作，但应了解，这些动作不限于所述动作次序，可在其它实施例中更改，且所公开的方法还适用于其它结构。在其它实施例中，一些说明和/或描述的动作可完全或部分地省略。

[0102] 如图6的横截面图600所说明，提供处理衬底102。在一些实施例中，处理衬底102是或包括单晶硅、某一其它硅材料、某一其它半导体材料或前述的任何组合。在一些实施例中，处理衬底102是半导体晶片。在一些实施例中，处理衬底102具有高电阻和/或低氧浓度。在一些实施例中，处理衬底102掺杂有p型或n型的掺杂剂。处理衬底102的电阻可以例如由处理衬底102的掺杂浓度控制。在一些实施例中，处理衬底102的厚度Ths是约720微米到780微米、约720微米到750微米或约750微米到780微米。

[0103] 同样由图6的横截面图600所说明，第一绝缘层104形成于限定第一处理晶片602a的处理衬底102的上表面上。在一些实施例中，第一绝缘层104完全覆盖处理衬底102的上表面。在至少一些实施例中，在处理衬底102具有高电阻的情况下，完全覆盖处理衬底102的上表面可以例如防止在下文执行的等离子体处理期间出现电弧放电。在一些实施例中，第一绝缘层104完全包封处理衬底102。第一绝缘层104可以例如是或包括第一材料，诸如高介电常数介电质、氧化铝(例如，Al2O3)或其类似物。在一些实施例中，第一绝缘层104未或不包括氧化硅。在不同实施例中，第一绝缘层104在处理衬底102的外周周围形成有均匀的厚度Tsi。在一些实施例中，第一绝缘层104在处理衬底102的外周周围的厚度Tsi的变化小于约2％。在不同实施例中，厚度Tsi是约20纳米到15纳米，或形成为介于约0.1纳米到15纳米或约0.1纳米到20纳米的范围内。

[0104] 在一些实施例中，用于形成第一绝缘层104的工艺包括通过热氧化、化学气相沉积(CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(ALD)、某一其它沉积工艺或前述的任何组合沉积第一绝缘层104。例如，第一绝缘层104可以在约300摄氏度、450摄氏度和/或低于450摄氏度的温度下形成。例如，在第一绝缘层104通过ALD工艺形成的情况下，第一绝缘层104可以在这些温度下形成。当第一绝缘层104通过ALD工艺在那些温度下形成时，第一绝缘层104的总厚度变化(TTV)较低。TTV可以例如是第一绝缘层104中的最小厚度值与第一绝缘层104中的最大厚度值之差。低TTV例如可以对应于小于第一绝缘层
104的外表面中的TTV的变化的百分之二。

[0105] 如图7的横截面图700所说明，提供牺牲衬底706。在一些实施例中，牺牲衬底706是或包括单晶硅、某一其它硅材料、某一其它半导体材料或前述的任何组合。在一些实施例中，牺牲衬底706掺杂有p型或n型掺杂剂。在一些实施例中，牺牲衬底706具有圆顶布局和/或具有约200毫米、300毫米或450毫米的直径。在其它实施例中，牺牲衬底706具有某一其它形状和/或一些其它尺寸。在一些实施例中，牺牲衬底706是块状半导体衬底和/或是半导体晶片。

[0106] 同样由图7的横截面图700所说明，缓冲层704形成于牺牲衬底706上方。在一些实施例中，缓冲层704是或包括单晶硅、某一其它硅材料、某一其它半导体材料或前述的任何组合。在一些实施例中，缓冲层704是或包括与牺牲衬底706相同的半导体材料，具有与牺牲衬底706相同的掺杂类型，具有与牺牲衬底706不同的掺杂浓度，或前述的任何组合。例如，牺牲衬底706可以是或包括P+单晶硅，而缓冲层704可以是或包括P-单晶硅。在一些实施例中，缓冲层704具有与处理衬底(图6的102)相同的掺杂类型、相同的掺杂浓度、相同的电阻率或前述的任何组合。

[0107] 在一些实施例中，用于形成缓冲层704的工艺包括通过分子束外延法(molecular beam epitaxy；MBE)、气相外延法(vapor phase epitaxy；VPE)、液相外延法(liquid phase epitaxy；LPE)、某一其它外延工艺或前述的任何组合在牺牲衬底706上生长缓冲层704。在这种实施例中，牺牲衬底706充当外延晶种层。可替代地，在一些实施例中，通过掺杂牺牲衬底706的顶部以使顶部限定缓冲层704来形成缓冲层704。例如，假设牺牲衬底706是或包括P+硅，牺牲衬底706的顶部可以重复掺杂有n型掺杂剂，从而使顶部(因此缓冲层704)是或包括P-硅。

[0108] 同样由图7的横截面图700所说明，刻蚀停止层702和器件层106堆叠形成于缓冲层704上方，以使器件层106上覆于刻蚀停止层702。刻蚀停止层702和器件层106是具有不同的结晶晶格的结晶材料。在一些实施例中，刻蚀停止层702是或包括硅锗、碳化硅、硅、某一其它结晶材料或前述的任何组合，和/或掺杂有硼、铝、某一其它p型掺杂剂或前述的任何组合。例如，刻蚀停止层702可以是或包括本征(即，未掺杂)硅锗、硼掺杂硅锗或硼掺杂元素硅。在刻蚀停止层702是或包括硅锗的一些实施例中，刻蚀停止层702中的锗的原子百分比是约20％到60％、约20％到40％、约40％到60％或约22％到55％。例如，刻蚀停止层702可以是或包括SixGe1-x，其中x是约0.2到0.6、约0.2到0.4或约0.4到0.6。

[0109] 如果刻蚀停止层702中的锗的原子百分比过高(例如，大于约50％、60％或一些其它合适的百分比)，那么器件层106可能不充分地形成于刻蚀停止层702上。例如，器件层106的结晶晶格可以形成为具有高浓度的结晶缺陷，由此导致在随后形成于器件层106上的器件中产生泄漏电流。

[0110] 在一些实施例中，器件层106是或包括单晶硅、某一其它半导体材料或前述的任何组合。在一些实施例中，器件层106是或包括与处理衬底(图6的102)和/或牺牲衬底706相同的半导体材料。在一些实施例中，器件层106具有小于约8欧/厘米、15欧/厘米或20欧/厘米的和/或在约8欧/厘米到20欧/厘米、约8欧/厘米到14欧/厘米或14欧/厘米到20欧/厘米之间的电阻。在一些实施例中，器件层106的电阻与处理衬底(图6的102)的电阻相同或大致上相同。在其它实施例中，与处理衬底(图6的102)的电阻相比，器件层106的电阻较低(例如，少于一个量值、两个量值或更多个量值)。

[0111] 在一些实施例中，刻蚀停止层702和器件层106通过外延法形成。例如，刻蚀停止层702和器件层106可以分别通过MBE、VPE、LPE、某一其它外延工艺或前述的任何组合形成。在一些实施例中，缓冲层704充当刻蚀停止层702的晶种层，和/或刻蚀停止层702充当器件层
106的晶种层。

[0112] 如图8的横截面图800所说明，使器件层106、刻蚀停止层702、缓冲层704以及牺牲衬底706图案化以移除边缘部分(图7的710)。通过移除边缘部分(图7的710)，在后续研磨刻蚀和/或湿式刻蚀期间防止在边缘部分(图7的710)处形成缺陷。边缘缺陷倾向于集中在边缘部分(图7的710)处并对器件层106的质量产生不利影响。此外，图案化在牺牲衬底706的边缘处形成凸缘804。凸缘804由牺牲衬底706限定且在牺牲衬底706的对边上分别具有一对凸缘部分。在一些实施例中，凸缘804具有约0.8毫米到1.2毫米、约0.8毫米到1.0毫米或约1.0毫米到1.2毫米的宽度Wer。

[0113] 在一些实施例中，图案化由光刻/刻蚀工艺或某一其它图案化工艺执行。此外，在一些实施例中，图案化包括：1.)在器件层106上方形成掩模802；2.)在适当的位置经由掩模802在器件层106、刻蚀停止层702、缓冲层704以及牺牲衬底706中执行刻蚀；3.)以及移除掩模802(未绘示)。在一些实施例中，掩模802是或包括氮化硅、氧化硅、某一其它硬质掩模材料、光阻、某一其它掩模材料或前述的任何组合。在一些实施例中，使用晶片边缘曝光(wafer edge exposure；WEE)工艺工具来形成掩模802。例如，用于形成掩模802的工艺可以包括：1.)将光致抗蚀剂层沉积在器件层106上；2.)使用WEE工艺工具选择性地使光致抗蚀剂层的边缘部分暴露于辐射下；3.)以及使光致抗蚀剂层显影以形成掩模802。

[0114] 如图9的横截面图900所说明，第二绝缘层108形成于器件层106、刻蚀停止层702、缓冲层704以及牺牲衬底706上，从而限定第一器件晶片902a。在一些实施例中，第二绝缘层108完全包封器件层106、刻蚀停止层702、缓冲层704以及牺牲衬底706。

[0115] 第二绝缘层108可以例如是或包括第二材料，诸如高介电常数介电质、氧化铝(例如，Al2O3)或其类似物。在一些实施例中，第二绝缘层108未或不包括氧化硅。例如，在一些实施例中，第一材料和第二材料均是经由相同沉积工艺而形成的Al2O3。在不同实施例中，第一材料和第二材料分别具有类似于氧化硅的电阻率、热导率以及带隙。在不同实施例中，第二绝缘层108形成为具有约20纳米或15纳米的厚度Ti3，或形成为介于约0.1纳米到15纳米或约0.1纳米到20纳米的范围内。在一些实施例中，第二绝缘层108的厚度Ti3约等于第一绝缘层(图6的第一绝缘层104)的厚度。在不同实施例中，第二绝缘层108在器件层106的外周周围形成有均匀的厚度Ti3。在一些实施例中，第二绝缘层108在器件层106的外周周围的厚度Ti3的变化小于约2％。

[0116] 在一些实施例中，用于形成第二绝缘层108的工艺包括通过热氧化、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、某一其它沉积工艺或前述的任何组合来沉积第二绝缘层108。例如，第二绝缘层108可以在约300摄氏度、450摄氏度和/或低于450摄氏度的温度下形成。例如，在第二绝缘层108通过ALD工艺形成的情况下，第二绝缘层108可以在这些温度下形成。当第二绝缘层108在那些温度下通过ALD工艺形成时，第二绝缘层108的TTV较低。TTV可以例如是第二绝缘层108中的最小厚度值与第二绝缘层108中的最大厚度值之差。低TTV例如可以对应于小于第二绝缘层108的外表面中的TTV的变化的百分之二。在刻蚀停止层702是或包括硅锗的一些实施例中，在这些温度下形成第二绝缘体108确保在刻蚀停止层702与器件层106之间和/或在刻蚀停止层702与缓冲层704之间不出现错位(dislocation)。

[0117] 如图10A的横截面图1000a所说明，第一器件晶片(图9的第一器件晶片902a)垂直翻转并接合到第一处理晶片602a，以使器件层106、刻蚀停止层702、缓冲层704、第一绝缘层104以及第二绝缘层108处于处理衬底102与牺牲衬底706之间。接合可以例如通过熔融接合、真空接合或某一其它接合工艺执行。可以例如在约1个标准大气压(standard atmosphere；atm)的压力下执行熔融接合，和/或可以例如在约0.1毫巴(mbar)到30毫巴的压力下执行真空接合。

[0118] 在一些实施例中，执行接合退火以强化接合。在一些实施例中，在约300℃到400℃、约300℃到350℃、约350℃到400℃或约350℃的温度下执行接合退火。在一些实施例中，接合退火执行约1小时到3小时、约1小时-2小时、约2小时到3小时或约2小时。

[0119] 第一绝缘层104和第二绝缘层108在接合界面107处直接接触，以使第一绝缘层104的材料接合到第二绝缘层108的材料。接合界面107包括第一绝缘层104与第二绝缘层108之间的高介电常数-高介电常数接合。在不同实施例中，高介电常数-高介电常数接合为Al2O3-Al2O3接合。在一些实施例中，接合界面107不存在任何空隙。在不同实施例中，接合界面107具有至少比氧化硅-氧化硅接合的界面粘附能量大四倍的强界面粘附能量。在不同实施例中，接合界面107的强界面粘附能量是约12焦耳/平方米。

[0120] 参看图10B，提供根据图10A的横截面图1000a的一些替代实施例的横截面图1000b，其中，第二器件晶片902b接合到第二处理晶片602b(根据图10A的接合与接合退火)。
第二器件晶片902b可以例如形成为所说明和描述的第一器件晶片(图9的第一器件晶片
902a)，但并未形成刻蚀停止层(图7的刻蚀停止层702)和缓冲层(图7的缓冲层704)。在执行图8的图案化之前，器件层106直接形成于牺牲衬底706上。第二处理晶片602b可以例如形成为所说明和描述的第一处理晶片(图6的第一处理晶片602a)，但在形成第一绝缘层104之前，底部介电层202形成于处理衬底102上。

[0121] 参看图10C，提供根据图10A的横截面图1000a的一些替代实施例的横截面图1000c，其中，第三器件晶片902c(根据图10A的接合与接合退火)接合到第二处理晶片602b。
第三器件晶片902c可以例如形成为所说明和描述的第一器件晶片(图9的第一器件晶片
902a)，但并未形成刻蚀停止层702和缓冲层704。在执行图8的图案化之前，器件层106直接形成于牺牲衬底706上。在形成第二绝缘层108之前，顶部介电层204形成于器件层106和牺牲衬底706上。第二处理晶片602b可以例如形成为所说明和描述的第一处理晶片(图6的第一处理晶片602a)，但在形成第一绝缘层104之前，底部介电层202形成于处理衬底102上。

[0122] 参看图10D，提供根据图10A的横截面图1000a的一些替代实施例的横截面图1000d，其中，第一器件晶片902a(根据图10A的接合与接合退火)接合到第三处理晶片602c。
第三处理晶片602c可以例如形成为所说明和描述的第一处理晶片(图6的一处理晶片
602a)，但在形成第一绝缘层104之前，陷阱富集层302(或多晶硅层)形成于处理衬底102上方，且底部介电层202形成于处理衬底102和陷阱富集层302上。

[0123] 参看图10E，提供根据图10D的横截面图1000d的一些替代实施例的横截面图1000e，其中，第四器件晶片902d(根据图10A的接合与接合退火)接合到第三处理晶片602c。
第四器件晶片902d可以例如形成为第一器件晶片(图10A的第一器件晶片902a)，并且进一步包含形成于器件层106的下表面与第二绝缘层108的下部内表面之间的顶部介电层204。
第三处理晶片602c可以例如形成为所说明和描述的第一处理晶片(图6的第一处理晶片
602a)，但在形成第一绝缘层104之前，陷阱富集层302(或多晶硅层)形成于处理衬底102上方，且底部介电层202形成于处理衬底102和陷阱富集层302上。

[0124] 在一些实施例中，当器件层106等于/小于约100纳米时，在形成第二绝缘层108之前，顶部介电层204形成于器件层106上方。顶部介电层204将接合界面107向远离器件层106的方向移动。顶部介电层204可以例如防止器件层106的表面上的颗粒在形成接合界面107时造成在第一绝缘层104与第二绝缘层108之间鼓起的凸起部和/或接合气泡。在一些实施例中，将器件层106的厚度增加到约比200奈米更大可以例如防止器件层106的表面上的颗粒造成在接合界面107上鼓起的凸起部和/或接合气泡。

[0125] 如图11的横截面图1100所说明，对第一器件晶片(图10A的902a)执行第一移除工艺以移除牺牲衬底(图10A的706)。此外，第一移除工艺移除第二绝缘层108的上部。在一些实施例中，第一移除工艺包含：首先执行第一薄化工艺，然后执行第一刻蚀工艺。

[0126] 在一些实施例中，第一薄化工艺移除牺牲衬底(图10A的706)的一部分。在一些实施例中，第一薄化工艺由机械研磨工艺、化学机械抛光、某一其它薄化工艺或前述的任何组合执行。例如，第一薄化工艺可以完全由机械研磨工艺执行。第一刻蚀可以例如由HNA刻蚀剂、某一其它刻蚀剂、无水刻蚀剂或某一其它刻蚀剂执行。HNA刻蚀剂可以例如是或包括化学溶液，所述化学溶液包括氢氟酸、硝酸以及乙酸。在一些实施例中，可以在每个图案化工艺、薄化工艺和/或刻蚀工艺之后执行清洗工艺。清洗工艺可以例如包括DHF、第一绝缘层104和第二绝缘层108，且接合界面107的较高粘附能量抵抗由DHF引起的损坏。

[0127] 第一绝缘层104和第二绝缘层108的高介电常数材料减轻对第一绝缘层104和第二绝缘层108的界面的损坏，从而使得界面未被第一移除工艺或任何后续处理步骤(例如，由任何薄化工艺和/或利用HF和/或HNA的刻蚀工艺或由包括DHF的任何清洗工艺)损坏和/或未受所述第一移除工艺或任何后续处理步骤影响。例如，第一绝缘层104和第二绝缘层108的高介电常数材料免于第一刻蚀的HNA刻蚀剂的影响。此外，接合界面107的强界面粘附能量防止由第一移除工艺引起的对接合界面107的损坏。例如，空隙由于第一刻蚀的HNA刻蚀剂而不出现在接合界面107中。此外，例如，接合界面107未被任何后续处理步骤损坏和/或未受任何后续处理步骤影响。

[0128] 如图12的横截面图1200所说明，执行第二移除工艺以移除缓冲层(图1的缓冲层704)。此外，第二移除工艺移除第二绝缘层108的上部。在一些实施例中，第二移除工艺包含：首先执行第二薄化工艺，然后执行第二刻蚀工艺。

[0129] 第二薄化工艺可以例如由化学机械抛光、某一其它合适的薄化工艺或前述的任何组合执行。第二刻蚀可以例如由DHF刻蚀剂、HF刻蚀剂、某一其它液体刻蚀剂、无水刻蚀剂或某一其它刻蚀剂执行。HNA刻蚀剂可以例如是或包括化学溶液，所述化学溶液包括氢氟酸、硝酸以及乙酸。

[0130] 如图13的横截面图1300所说明，执行第三刻蚀以移除刻蚀停止层(图12的702)。此外，第三刻蚀移除第二绝缘层108的上部。

[0131] 尽管针对图10A中的横截面图1000a的实施例描述图11到图13，但应理解，在图11到图13中可以交替地使用图10B到图10E中的横截面图1000b至横截面图1000e的实施例。尽管图11到图13说明移除工艺、刻蚀工艺以及刻蚀/移除技术的特定集合，但移除工艺、刻蚀工艺以及刻蚀/移除技术的其它集合也是适合的。例如，将采用移除/刻蚀工艺暴露图10B到图10E中的横截面图1000b至横截面图1000e中的每个器件的器件层106的上表面。在一些实施例中，图10A的横截面图1000a通过以下步骤对应于图1C的绝缘体上半导体衬底100c。在(图10A的)处理衬底102的一个上表面上方形成(图10A的)第一绝缘层104，在(图10A的)器件层106的一个下表面上方形成(图10A的)第二绝缘层108，以及采用移除/刻蚀工艺暴露(图10A的)器件层106的上表面。在一些实施例中，在采用移除/刻蚀工艺暴露(图10B的)器件层106的上表面之后，图10B的横截面图1000b对应于图2A的绝缘体上半导体衬底200a。在一些实施例中，在采用移除/刻蚀工艺暴露(图10C的)器件层106的上表面之后，图10C的横截面图1000c对应于图2C的绝缘体上半导体衬底200c。在一些实施例中，图10B的横截面图1000b通过以下步骤对应于图2D的绝缘体上半导体衬底200d。在(图10B的)底部介电层202的一个上表面上方形成(图10B的)第一绝缘层104，在(图10B的)器件层106的一个下表面上方形成(图10B的)第二绝缘层108，以及采用移除/刻蚀工艺暴露(图10B的)器件层106的上表面。在一些实施例中，在采用移除/刻蚀工艺暴露(图10D的)器件层106的上表面之后，图
10D的横截面图1000d对应于图3A的绝缘体上半导体衬底300a。在一些实施例中，在采用移除/刻蚀工艺暴露(图10E的)器件层106的上表面之后，图10E的横截面图1000e对应于图3C的绝缘体上半导体衬底300c。在一些实施例中，图10D的横截面图1000d通过以下步骤对应于图3D的绝缘体上半导体衬底300d。在(图10D的)底部介电层202的一个上表面上方形成(图10D的)第一绝缘层104，在(图10D的)器件层106的一个下表面上方形成(图10D的)第二绝缘层108，以及采用移除/刻蚀工艺暴露(图10D的)器件层106的上表面。此外，尽管对图13中的绝缘体上半导体衬底执行下文在图14到图16中描述的动作，但也可以对由上述针对图
10B到图10E中的半导体结构的刻蚀/移除工艺产生的绝缘体上半导体衬底执行所述动作。

[0132] 如图14的横截面图1400所说明，多个半导体器件402形成于器件层106上。半导体器件402可以例如如同针对图4所描述的那样和/或可以例如是MOSFET、某一其它MOS器件、某一其它IGFET、某一其它合适的半导体器件或前述的任何组合。此外，半导体器件402可以例如是全耗尽半导体器件或部分耗尽半导体器件。

[0133] 在一些实施例中，用于形成半导体器件402的工艺包括以下步骤。将栅极介电层和导电层沉积在器件层106上方，并随后(例如，通过光刻)将介电层和导电层图案化到栅极电极410和栅极介电层408中。为了易于说明，栅极电极410中仅有一个标记有410，且栅极介电层408中仅有一个标记有408。掺杂器件层106(例如，通过离子注入或某一其它掺杂工艺)以定义与栅极电极410的侧壁毗邻的源极区/漏极区404。为了易于说明，源极区/漏极区404中仅有一个标记有404。在一些实施例中，在形成半导体器件402之前，穿过器件层106延伸到第二绝缘层108形成隔离结构。

[0134] 如图15的横截面图1500所说明，后段工艺互连结构414形成于器件层106和半导体器件402上方。后段工艺互连结构414包括互连介电层、多根引线418以及多个通孔420。为了易于说明，引线418中仅有一部分标记有418，且通孔420中仅有一部分标记有420。互连介电层包括层间介电(interlayer dielectric，ILD)层416ild，多个引线交叉介电(interlayer dielectric，IWD)层416iwd以及钝化层416p。引线交叉介电层416iwd堆叠在层间介电层416ild上方，且钝化层416p处于引线交叉介电层416iwd上方。层间介电层416ild、引线交叉介电层416iwd以及钝化层416p可以是或包括例如BPSG、PSG、USG、某一其它低介电常数介电质、氧化硅、某一其它介电质或前述的任何组合。引线418和通孔420交替地堆叠在由层间介电层416ild、引线交叉介电层416iwd以及钝化层416p限定的互连介电层中。

[0135] 在一些实施例中，用于形成后段工艺互连结构414的工艺包括：通过单镶嵌工艺形成通孔420的最底层，且随后通过所述单镶嵌工艺形成引线418的最底层。此外，在一些实施例中，所述工艺包括通过反复执行双镶嵌工艺形成通孔420的其余的层和引线418的其余的层。在一些实施例中，单镶嵌工艺包括：沉积介电层，将介电层图案化成具有用于单层导电特征(例如，一层通孔或引线)的开口，并用导电材料填充开口以形成单层导电特征。介电层可以例如对应于层间介电层416ild或引线交叉介电层416iwd的底部引线交叉介电层。在一些实施例中，双镶嵌工艺包括：沉积介电层，将介电层图案化成具有用于两层导电特征(例如，一层通孔和一层引线)的开口，并用导电材料填充开口以形成两层导电特征。介电层可以例如对应于处于底部引线交叉介电层上方的引线交叉介电层416iwd中的一个。

[0136] 第一绝缘层104和第二绝缘层108的高介电常数材料和接合界面107的强界面粘附能量减轻对第一绝缘层104和第二绝缘层108的界面的损坏，从而使得界面未被图11的第一移除工艺、图12的第二移除工艺、图13的第三刻蚀、多个半导体器件(图14的402)的形成以及后段工艺互连结构(图15的414)的形成(例如，由任何薄化工艺和/或利用HF和/或HNA的刻蚀工艺或由包括DHF的任何清洗工艺)损坏和/或未受所述工艺影响。例如，第一绝缘层104和第二绝缘层108的高介电常数材料免于第一刻蚀的HNA刻蚀剂的影响。此外，接合界面
107的强界面粘附能量防止由第一刻蚀引起的对接合界面107的损坏。例如，空隙由于第一刻蚀的HNA刻蚀剂而不出现在接合界面107中。此外，例如，第一绝缘层104和第二绝缘层108的界面未被任何后续处理步骤损坏和/或未受任何后续处理步骤影响。

[0137] 图16说明根据本公开的形成具有第一高介电常数接合结构和第二高介电常数接合结构的绝缘体上半导体衬底的方法1600。虽然将方法1600说明和/或描述为一系列动作或事件，但是应了解，所述方法不限于所说明的次序或动作。因此，在一些实施例中，动作可以与所说明的不同次序进行，和/或可同时进行。此外，在一些实施例中，所说明的动作或事件可细分成多个动作或事件，其可与其它动作或子动作在不同时间进行或同时进行。在一些实施例中，可省略一些说明的动作或事件，且可包含其它未说明的动作或事件。

[0138] 在1602中，第一绝缘层形成于处理衬底上。图6说明对应于动作1602的一些实施例的横截面图600。

[0139] 在1604中，缓冲层、刻蚀停止层以及器件层形成于牺牲衬底上。图7说明对应于动作1604的一些实施例的横截面图700。

[0140] 在1606中，移除缓冲层、刻蚀停止层以及器件层的边缘部分。图8说明对应于动作1606的一些实施例的横截面图800。

[0141] 在1608中，在缓冲层、刻蚀停止层以及器件层周围形成第二绝缘层。图9说明对应于动作1608的一些实施例的横截面图900。

[0142] 在1610中，第一绝缘层接合到第二绝缘层，以使缓冲层、刻蚀停止层、器件层、第一绝缘层以及第二绝缘层处于牺牲衬底与处理衬底之间。图10A说明对应于动作1610的一些实施例的横截面图1000a。

[0143] 在1612中，移除牺牲衬底、缓冲层以及刻蚀停止层。图11到图13说明对应于动作1612的一些实施例的横截面图1100至横截面图1300。

[0144] 在1614中，半导体器件形成于器件层上。图14说明对应于动作1614的一些实施例的横截面图1400。

[0145] 在1616中，互连结构形成于半导体器件和器件层上方。图15说明对应于动作1616的一些实施例的横截面图1500。

[0146] 相应地，在一些实施例中，本申请的实施例涉及一种绝缘体上半导体器件，所述绝缘体上半导体器件包括包围器件层的第一高介电常数绝缘层和包围处理衬底的第二高介电常数绝缘层，第一高介电常数绝缘层接合到第二高介电常数绝缘体。

[0147] 在一些实施例中，本申请的实施例提供一种用于形成绝缘体上半导体衬底的方法，所述方法包含以下步骤。在处理衬底上方形成第一高介电常数接合结构；在牺牲衬底上方形成器件层，其中器件层的最外侧壁处于牺牲衬底的最外侧壁之间。在器件层上方形成第二高介电常数接合结构。将第一高介电常数接合结构接合到第二高介电常数接合结构，以使器件层处于牺牲衬底与处理衬底之间。执行第一移除工艺以移除牺牲衬底，其中第一移除工艺包括在牺牲衬底中执行第一刻蚀直到到达器件层为止。

[0148] 在一些实施例中，第一高介电常数接合结构和第二高介电常数接合结构分别由Al2O3构成。在一些实施例中，第一高介电常数接合结构完全包封处理衬底，且其中第二高介电常数接合结构完全包封器件层和牺牲衬底。在一些实施例中，第一高介电常数接合结构和第二高介电常数接合结构分别由具有类似于氧化硅的电阻率、热导率以及带隙的材料构成。在一些实施例中，第一高介电常数接合结构和第二高介电常数接合结构在高介电常数-高介电常数接合界面处相接，使得高介电常数-高介电常数接合界面具有比氧化硅-氧化硅接合界面至少高四倍的界面粘附能量。在一些实施例中，在第一移除工艺之后，高介电常数-高介电常数接合界面不存在空隙。在一些实施例中，第一高κ接合结构和第二高介电常数接合结构分别通过低温原子层沉积工艺形成，其中低温是300摄氏度或低于300摄氏度。在一些实施例中，第一高介电常数接合结构和第二高介电常数接合结构具有低的总厚度变化(TTV)。

[0149] 在一些实施例中，本申请的实施例提供一种绝缘体上半导体衬底，所述绝缘体上半导体衬底包含处理衬底以及器件层。处理衬底位于第一介电结构之下。器件层上覆于第二介电结构，其中第二介电结构的下表面在接合界面处接合到第一介电结构的上表面，且其中第一介电结构和第二介电结构分别由高介电常数材料构成。

[0150] 在一些实施例中，高介电常数材料是Al2O3。在一些实施例中，第一介电结构和第二介电结构在第一接合界面处相接，使得第一接合界面具有比氧化硅-氧化硅接合界面至少高四倍的界面粘附能量。在一些实施例中，第一接合界面的界面粘附能量是约12焦耳/平方米或大于12焦耳/平方米。在一些实施例中，器件层的上表面与第二介电结构的上表面齐平。在一些实施例中，处理衬底完全包封在第一掩埋介电结构中，第一掩埋介电结构具有比高介电常数材料的介电常数更小的介电常数，且其中第一掩埋介电结构处于处理衬底与第一介电结构之间。在一些实施例中，第二掩埋介电结构设置在器件层的下表面与接合界面之间，其中第二掩埋介电结构具有比高介电常数材料的介电常数更小的介电常数。在一些实施例中，高介电常数材料具有类似于第一掩埋介电结构的电阻率、热导率以及带隙。

[0151] 在一些实施例中，本申请的实施例提供一种集成电路(IC)，所述集成电路包含绝缘体上半导体(SOI)衬底，所述绝缘体上半导体衬底包含处理衬底，位于第一介电结构之下，其中第一介电结构具有沿处理衬底的顶侧的均匀厚度。所述绝缘体上半导体衬底进一步包含器件层以及多个晶体管。器件层上覆于第二介电结构，其中第二介电结构的下表面接合到第一介电结构的上表面，其中第一介电结构和第二介电结构由具有第一介电常数的第一材料构成，其中第一介电常数大于3.9。多个晶体管设置在绝缘体上半导体衬底内与上方。

[0152] 在一些实施例中，多个晶体管分别包括上覆于器件层的栅极介电层，其中各个栅极介电层的介电常数小于第一介电常数，且其中各个栅极介电层具有类似于第一材料的电阻率、热导率以及带隙。在一些实施例中，第一材料是Al2O3。在一些实施例中，介电层设置在器件层的下表面与第二介电结构的下部内表面之间，其中介电层的介电常数小于第一介电常数。

[0153] 前文概述若干实施例的特征以使本领域的技术人员可更好地理解本公开的各方面。所属领域的技术人员应了解，其可以易于使用本发明作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或获得相同优势的其它工艺和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代和更改。

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绝缘体上半导体衬底、其形成方法以及集成电路

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