半导体器件制造方法
阅读：73发布：2024-01-19
专利汇可以提供半导体器件制造方法专利检索，专利查询，专利分析的服务。并且一种 半导体 器件制造方法，包括：提供基底，包括衬底、位于所述衬底上的栅极、位于所述栅极两侧的衬底内的源区和漏区；形成 覆盖 所述基底的阻挡层；图形化所述阻挡层，暴露部分基底；对覆盖图形化的阻挡层的基底执行用以修复所述基底的第一 热处理 操作；形成金属层，所述金属层覆盖经历所述图形化操作后暴露的基底；对具有所述金属层的基底执行用以形成金属 硅 化物的第二热处理操作。可减少器件内针型漏 电流 、贯穿 漏电流 等 缺陷 的产生。，下面是半导体器件制造方法专利的具体信息内容。
1.一种半导体器件制造方法，其特征在于，包括：
提供基底，包括衬底、位于所述衬底上的栅极、位于所述栅极两侧 的衬底内的源区和漏区；
形成覆盖所述基底的阻挡层；
图形化所述阻挡层，暴露部分基底；
对覆盖图形化的阻挡层的基底执行用以修复所述基底的第一热处 理操作；
形成金属层，所述金属层覆盖经历所述图形化操作后暴露的基底；
对具有所述金属层的基底执行用以形成金属硅化物的第二热处理 操作。
2.根据权利要求1所述的半导体器件制造方法，其特征在于：在 形成覆盖所述基底的阻挡层之后、图形化所述阻挡层之前，还包括，对 覆盖所述阻挡层的基底执行用以激活所述源区和漏区内注入离子的第 三热处理操作的步骤。
3.根据权利要求1所述的半导体器件制造方法，其特征在于，图 形化所述阻挡层的步骤包括：
采用干式工艺对所述阻挡层执行主刻蚀操作，去除厚度为H0的所述 阻挡层；
采用湿式工艺对所述阻挡层执行过刻蚀操作，去除剩余的所述阻挡 层。
4.根据权利要求3所述的半导体器件制造方法，其特征在于：执 行所述主刻蚀操作后，继续去除厚度为H1的所述阻挡层，H0与H1的和 小于所述阻挡层的厚度H。
5.根据权利要求1所述的半导体器件制造方法，其特征在于：所 述阻挡层为二氧化硅。
6.根据权利要求1所述的半导体器件制造方法，其特征在于：所 述金属层包含镍、钴、钛中的一种或其组合。
7.根据权利要求1或2所述的半导体器件制造方法，其特征在于： 执行所述第一及/或第三热处理操作时采用快速热退火工艺。
8.根据权利要求7所述的半导体器件制造方法，其特征在于：执 行所述第一及/或第三热处理操作的温度范围为950摄氏度～1100摄氏 度。
9.根据权利要求7所述的半导体器件制造方法，其特征在于：执 行所述第一及/或第三热处理操作的时间范围为10秒～30秒。
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件制造方 法。
背景技术
如图1所示，传统的半导体器件的形成方法包括，步骤11：如图2所示， 提供基底，包括衬底10、位于所述衬底10上的栅极20、位于所述栅极20 两侧的衬底10内的源区32和漏区34；所述基底中可包含轻掺杂区30及/或 环绕所述栅极20侧壁的侧墙22；步骤12：如图3所示，形成覆盖所述基底 上的阻挡层40；所述阻挡层40例如为富硅氧化物(SRO)；步骤13：如图 4所示，形成图形化的阻挡层42；步骤14：如图5所示，形成金属层60， 所述金属层60覆盖经历所述图形化操作后暴露的基底；步骤15：如图6所 示，对具有所述金属层60的基底执行热处理操作，形成金属硅化物62。
实际生产发现，应用上述方法形成的器件内易发生针型漏电流、贯穿 漏电流的缺陷。因此，在器件的体积越来越小的趋势下，若仍旧采用传 统的方法生产器件，将降低器件的品质及良率(yield)，并增加生产的成 本。如何减少上述问题的发生成为本领域技术人员亟待解决的问题。
2003年3月5日公布的公告号为“CN1159753C”的中国专利中提供了 一种制作金属氧化物半导体场效应晶体管的方法，包括：提供一至少包 括一底材晶片；形成一渠沟于底材内；形成一闸极于渠沟的底部；形成 一间隙壁于闸极的两侧并填满渠沟；植入离子于间隙壁两侧的底材内； 进行第一快速加热制程以在底材内形成一源极/漏极区域与一源极/漏极 延伸区域；形成一金属层于闸极、间隙壁与源极/漏极区域；进行第二快 速加热制程以在闸极与源极/漏极区域上形成一金属硅化物层；及移除金 属层。本发明将金属氧化物半导体场效应晶体管的闸极与间隙壁制作在 一预先形成在底材内的渠沟内，以降低源极/漏极的接合深度，并降低漏 极电压导致源极与通道间电位能下降与贯穿漏电流的效应，避免在后续 制程中发生针型漏电流的缺陷。但是，应用上述方法形成半导体器件时， 涉及制程的大幅改变，研发成本巨大。
实际生产发现，应用上述方法形成的器件内易发生针型漏电流、贯穿 漏电流的缺陷。因此，在器件的体积越来越小的趋势下，若仍旧采用传 统的方法生产器件，将降低器件的品质及良率(yield)，并增加生产的成 本。如何减少上述问题的发生成为本领域技术人员亟待解决的问题。
2003年3月5日公布的公告号为“CN1159753C”的中国专利中提供了 一种制作金属氧化物半导体场效应晶体管的方法，包括：提供一至少包 括一底材晶片；形成一渠沟于底材内；形成一闸极于渠沟的底部；形成 一间隙壁于闸极的两侧并填满渠沟；植入离子于间隙壁两侧的底材内； 进行第一快速加热制程以在底材内形成一源极/漏极区域与一源极/漏极 延伸区域；形成一金属层于闸极、间隙壁与源极/漏极区域；进行第二快 速加热制程以在闸极与源极/漏极区域上形成一金属硅化物层；及移除金 属层。本发明将金属氧化物半导体场效应晶体管的闸极与间隙壁制作在 一预先形成在底材内的渠沟内，以降低源极/漏极的接合深度，并降低漏 极电压导致源极与通道间电位能下降与贯穿漏电流的效应，避免在后续 制程中发生针型漏电流的缺陷。但是，应用上述方法形成半导体器件时， 涉及制程的大幅改变，研发成本巨大。
发明内容
本发明提供了一种半导体器件制造方法，可减少器件内针型漏电 流、贯穿漏电流等缺陷的产生。
本发明提供的一种半导体器件制造方法，包括：
提供基底，包括衬底、位于所述衬底上的栅极、位于所述栅极两侧 的衬底内的源区和漏区；
形成覆盖所述基底的阻挡层；
图形化所述阻挡层，暴露部分基底；
对覆盖图形化的阻挡层的基底执行用以修复所述基底的第一热处 理操作；
形成金属层，所述金属层覆盖经历所述图形化操作后暴露的基底；
对具有所述金属层的基底执行用以形成金属硅化物的第二热处理 操作。
可选地，在形成覆盖所述基底的阻挡层之后、图形化所述阻挡层之 前，还包括，对覆盖所述阻挡层的基底执行用以激活所述源区和漏区内 注入离子的第三热处理操作的步骤。
可选地，图形化所述阻挡层的步骤包括：
采用干式工艺对所述阻挡层执行主刻蚀操作，去除厚度为H0的所述 阻挡层；
采用湿式工艺对所述阻挡层执行过刻蚀操作，去除剩余的所述阻挡 层。
可选地，执行所述主刻蚀操作后，继续去除厚度为H1的所述阻挡层， H0与H1的和小于所述阻挡层的厚度H；可选地，所述阻挡层为二氧化硅； 可选地，所述金属层包含镍、钴、钛中的一种或其组合；可选地，执行 所述第一及/或第三热处理操作时采用快速热退火工艺；可选地，执行 所述第一及/或第三热处理操作的温度范围为950摄氏度～1100摄氏 度；可选地，执行所述第一及/或第三热处理操作的时间范围为10秒～ 30秒。
与现有技术相比，上述技术方案具有以下优点：
上述技术方案提供的半导体器件制造方法，通过在执行图形化所述阻 挡层操作后，增加热处理操作，以修复采用干式工艺图形化所述阻挡层 后造成的基底损伤，可在后续金属层的热处理过程中减少由于晶格错位 引发的金属离子扩散，继而减少器件内针型漏电流、贯穿漏电流等缺陷 的产生；
上述技术方案提供的半导体器件制造方法的可选方式，在增加热处理 操作后，通过增加利用干式工艺去除所述阻挡层的比例，减少利用湿式 工艺去除所述阻挡层的比例，可在减少器件内针型漏电流、贯穿漏电流 等缺陷之余，进一步减少刻蚀底部凹陷的产生。
附图说明
图1为说明现有技术中制造半导体器件的流程示意图；
图2～6为说明现有技术中制造半导体器件流程的结构示意图；
图7为说明采用本发明第一实施例制造半导体器件的流程示意图；
图8～13为说明采用本发明第一实施例制造半导体器件流程的结构 示意图。
本发明提供的一种半导体器件制造方法，包括：
提供基底，包括衬底、位于所述衬底上的栅极、位于所述栅极两侧 的衬底内的源区和漏区；
形成覆盖所述基底的阻挡层；
图形化所述阻挡层，暴露部分基底；
对覆盖图形化的阻挡层的基底执行用以修复所述基底的第一热处 理操作；
形成金属层，所述金属层覆盖经历所述图形化操作后暴露的基底；
对具有所述金属层的基底执行用以形成金属硅化物的第二热处理 操作。
可选地，在形成覆盖所述基底的阻挡层之后、图形化所述阻挡层之 前，还包括，对覆盖所述阻挡层的基底执行用以激活所述源区和漏区内 注入离子的第三热处理操作的步骤。
可选地，图形化所述阻挡层的步骤包括：
采用干式工艺对所述阻挡层执行主刻蚀操作，去除厚度为H0的所述 阻挡层；
采用湿式工艺对所述阻挡层执行过刻蚀操作，去除剩余的所述阻挡 层。
可选地，执行所述主刻蚀操作后，继续去除厚度为H1的所述阻挡层， H0与H1的和小于所述阻挡层的厚度H；可选地，所述阻挡层为二氧化硅； 可选地，所述金属层包含镍、钴、钛中的一种或其组合；可选地，执行 所述第一及/或第三热处理操作时采用快速热退火工艺；可选地，执行 所述第一及/或第三热处理操作的温度范围为950摄氏度～1100摄氏 度；可选地，执行所述第一及/或第三热处理操作的时间范围为10秒～ 30秒。
与现有技术相比，上述技术方案具有以下优点：
上述技术方案提供的半导体器件制造方法，通过在执行图形化所述阻 挡层操作后，增加热处理操作，以修复采用干式工艺图形化所述阻挡层 后造成的基底损伤，可在后续金属层的热处理过程中减少由于晶格错位 引发的金属离子扩散，继而减少器件内针型漏电流、贯穿漏电流等缺陷 的产生；
上述技术方案提供的半导体器件制造方法的可选方式，在增加热处理 操作后，通过增加利用干式工艺去除所述阻挡层的比例，减少利用湿式 工艺去除所述阻挡层的比例，可在减少器件内针型漏电流、贯穿漏电流 等缺陷之余，进一步减少刻蚀底部凹陷的产生。
附图说明
图1为说明现有技术中制造半导体器件的流程示意图；
图2～6为说明现有技术中制造半导体器件流程的结构示意图；
图7为说明采用本发明第一实施例制造半导体器件的流程示意图；
图8～13为说明采用本发明第一实施例制造半导体器件流程的结构 示意图。
具体实施方式
尽管下面将如附图对本发明进行更详细的描述，其中表示了本发明 的优选实施例，应当理解本领域技术人员可以修改在此描述的本发明而 仍然实现本发明的有利效果。因此，下列的描述应当被理解为对于本领 域技术人员的广泛教导，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细 描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混 乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实 现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实 施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和 耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中如附图以举例方式更具体地描述本发明。根据下列说 明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采 用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说 明本发明实施例的目的。
如图7所示，制造半导体器件的具体步骤包括：
步骤71：如图8所示，提供基底，包括衬底100、位于所述衬底100 上的栅极120、位于所述栅极120两侧的衬底100内的源区142和漏区 144。
所述衬底100包含但不限于包括元素的硅材料，例如单晶、多晶或 非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。
在所述基底上形成栅极120的步骤包括：在所述基底上沉积栅层； 形成图形化的抗蚀剂层，所述图形化的抗蚀剂层具有栅极图形；以所述 图形化的抗蚀剂层为掩膜，刻蚀所述栅层，以形成栅极120。所述栅层 包含多晶硅。所述栅层还可包含金属硅化物。所述金属硅化物通过后续 在多晶硅上沉积金属层，继而经历退火过程获得。
所述基底中可包含轻掺杂区140及/或环绕所述栅极120侧壁的侧 墙122。所述轻掺杂区140包含轻掺杂漏注入(Lightly Doped Drain， LDD)区及袋式(Pocket)离子注入区，所述轻掺杂区140用于定义MOS 器件的源漏扩展区。LDD杂质位于栅极下方紧贴沟道区边缘，Pocket杂 质位于LDD区下方紧贴沟道区边缘，均为源/漏区提供杂质浓度梯度。
采用离子注入工艺形成所述轻掺杂区140、源区142和漏区144。 涉及的注入离子包含硼(B)、氟化亚硼(BF2)、砷(As)、磷(P)或其 它可掺杂材料中的一种。
形成所述侧墙122的步骤包括：形成覆盖具有栅极120的基底的介 质层；刻蚀所述介质层，去除覆盖所述栅极的介质层。所述介质层包括 氧化硅或顺序叠加的氧化硅和氮化硅或氮氧化硅。可采用化学气相淀积 方法形成所述介质层；可采用等离子体刻蚀工艺刻蚀所述介质层。
步骤72：如图9所示，形成覆盖所述基底的阻挡层160。
所述阻挡层160用以作为后续沉积金属层继而形成金属硅化物时的 掩模层。所述阻挡层160包括氧化硅层及/或掺杂的氧化硅层。可采用 化学气相淀积方法形成所述阻挡层160。所述掺杂的氧化硅层包括但不 限于磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、氟硅玻 璃(FSG)中的一种或其组合。
步骤73：如图10所示，形成图形化的阻挡层162，暴露部分基底。
可采用等离子体刻蚀工艺图形化所述阻挡层。图形化的阻挡层162 用以作为后续沉积金属层继而形成金属硅化物时的掩模。
实践中，图形化所述阻挡层后，形成覆盖经历所述图形化操作后暴 露的基底的金属层；继而，对具有所述金属层的基底执行第二热处理操 作，形成金属硅化物。然而，实际生产发现，经历此过程获得的半导体 器件内易发生针型漏电流、贯穿漏电流的缺陷。
本发明的发明人分析后认为，产生上述问题的原因在于：采用等离 子体刻蚀工艺图形化所述阻挡层后造成基底损伤，继而，在后续金属层 的热处理过程中，由于晶格错位引发了金属离子扩散，所述金属离子的 扩散导致所述器件内针型漏电流、贯穿漏电流、等缺陷的产生。
由此，本发明的发明人如何减少所述金属离子扩散成为减少上述缺 陷的指导方向。且本发明的发明人经历分析与实践后提出，在图形化所 述阻挡层后引入热处理操作，以修复所述刻蚀操作造成的基底损伤，即 修复由所述刻蚀操作造成的基底表面晶格错位，可减少后续金属层的热 处理过程中发生的金属离子扩散。
步骤74：如图11所示，对覆盖图形化的阻挡层162的基底执行用 以修复所述基底的第一热处理操作。
执行所述第一热处理操作时采用快速热退火(RTA)工艺。执行所 述第一热处理操作的温度范围为950摄氏度～1100摄氏度，如1000摄 氏度；执行所述第一热处理操作的时间范围为10秒～30秒，如20秒。
经历所述第一热处理操作后，所述基底，包括衬底102、位于所述 衬底102上的栅极124、位于所述栅极124两侧的衬底102内的源区147 和漏区148和覆盖所述基底的阻挡层164；或者，还包括轻掺杂区146 及/或环绕所述栅极124侧壁的侧墙126。
为验证所述第一热处理操作对器件性能的影响，本发明的发明人进 行了分批试验。试验结果表明，对具有栅极、轻掺杂区、侧墙以及源区 和漏区的基底执行所述第一热处理操作后，利用电子束扫描检测判定， 每片基底上出现上述问题的器件数目由18个降至2个，降幅达89％。即 通过在执行图形化所述阻挡层操作后，增加热处理操作，可修复采用干 式工艺图形化所述阻挡层后造成的基底损伤，继而可在后续金属层的热 处理过程中减少由于晶格错位引发的金属离子扩散，可减少器件内针型 漏电流、贯穿漏电流等缺陷的产生。
步骤75：如图12所示，形成金属层180，所述金属层180覆盖经 历所述图形化操作后暴露的基底。
可采用金属化学气相淀积工艺或电镀、溅射等物理气相淀积工艺 形成所述金属层180。所述金属层180例如为钴，所述金属层180也可 为镍、铬、钛、钛钨、钽或镍铂中的一种或其组合。实践中，不同的工 艺节点通常选用不同的金属，如，90纳米制程时为镍；65纳米制程时 为铬。
步骤76：如图13所示，对具有所述金属层180的基底执行用以形 成金属硅化物182的第二热处理操作。
执行第二热处理操作的步骤包括：
步骤7601：对具有所述金属层的基底执行第一退火操作，以形成初 相硅化物层；
步骤7602：去除所述金属层；
步骤7603：执行第二退火操作，以形成金属硅化物层。
执行所述第一退火操作时，温度范围为250摄氏度～350摄氏度，如300 摄氏度，持续时间范围为10秒～30秒，如20秒。可采用化学机械研磨或 其与湿法工艺相结合的方法去除所述金属层。执行所述第二退火操作时， 温度范围为350摄氏度～500摄氏度，如400摄氏度、450摄氏度，持续时 间范围为10秒～30秒，如20秒。
特别地，在形成覆盖所述基底的阻挡层之后、图形化所述阻挡层之前， 还可包括，对覆盖所述阻挡层的基底执行第三热处理操作的步骤。所述 第三热处理操作用以对经历离子注入操作后形成的源/漏区进行热退火， 以激活注入离子。所述第三热处理操作还可用以增强形成的所述阻挡层 的均匀性。
执行所述第三热处理操作时采用快速热退火(RTA)工艺。执行所述 第三热处理操作的温度范围为950摄氏度～1100摄氏度，如1000摄氏度； 执行所述第三热处理操作的时间范围为10秒～30秒，如20秒。
此外，图形化所述阻挡层的步骤包括：
步骤7301：采用干式工艺对所述阻挡层执行主刻蚀操作，去除厚度 为H0的所述阻挡层；
步骤7302：采用湿式工艺对所述阻挡层执行过刻蚀操作，去除剩余的 所述阻挡层。
优选地，执行所述主刻蚀操作后，继续去除厚度为H1的所述阻挡层， H0与H1的和小于所述阻挡层的厚度H。
实践中，若利用干式工艺完全去除所述阻挡层时，将在基底表面造成 相当程度的损伤；而采用湿式工艺完全去除所述阻挡层时，易在所述侧 墙的底角处形成凹陷(notching)，因此，传统工艺中，通常采用干式 工艺和湿式工艺相结合的方法去除所述阻挡层；即，首先，采用干式工 艺去除厚度小于所述阻挡层沉积厚度的阻挡层，以使采用所述干式工艺 去除所述阻挡层时，涉及的等离子体无法触及所述基底；随后，采用湿 式工艺去除剩余的所述阻挡层，减少所述湿式工艺作用于所述基底的时 间，以减少在所述侧墙的底角处凹陷的产生。
而采用本发明提供的方法，由于已引入第一热处理操作以修复由于干 式工艺造成的基底损伤，因此，本发明的发明人提出，增加利用所述干 式工艺去除的阻挡层的比例，虽然将加重所述基底损伤，但是，在引入 第一热处理操作的前提下，增加上述比例后获得的基底损伤，仍可小于 采用传统比例时获得的基底损伤；此外，增加利用所述干式工艺去除的 阻挡层的比例后，使得采用湿式工艺去除的所述阻挡层的厚度减小，可 减少所述湿式工艺作用于所述基底的时间，进而可减少在所述侧墙的底 角处凹陷的产生。
具体地，若传统技术中，沉积的所述阻挡层的厚度为H，应用干式工 艺去除的所述阻挡层的厚度为H0时，采用湿式工艺去除剩余的所述阻挡层 的耗时为T0；而采用本发明的发明人提供的方法时，沉积的所述阻挡层的 厚度为H时，应用干式工艺去除的所述阻挡层的厚度为H0+H1，H＞H0+H1； 而采用湿式工艺去除剩余的所述阻挡层的耗时为T，T＜T0。
换言之，在增加热处理操作后，通过增加利用干式工艺去除所述阻挡 层的比例，减少利用湿式工艺去除所述阻挡层的比例，可在减少器件内 针型漏电流、贯穿漏电流等缺陷之余，进一步减少刻蚀底部凹陷的产生。
需强调的是，未加说明的步骤均可采用传统的方法获得，且具体的工 艺参数根据产品要求及工艺条件确定。
尽管通过在此的实施例描述说明了本发明，和尽管已经足够详细地描 述了实施例，申请人不希望以任何方式将权利要求书的范围限制在这种 细节上。对于本领域技术人员来说另外的优势和改进是显而易见的。因 此，在较宽范围的本发明不限于表示和描述的特定细节、表达的设备和 方法和说明性例子。因此，可以偏离这些细节而不脱离申请人总的发明 概念的精神和范围。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细 描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混 乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实 现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实 施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和 耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中如附图以举例方式更具体地描述本发明。根据下列说 明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采 用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说 明本发明实施例的目的。
如图7所示，制造半导体器件的具体步骤包括：
步骤71：如图8所示，提供基底，包括衬底100、位于所述衬底100 上的栅极120、位于所述栅极120两侧的衬底100内的源区142和漏区 144。
所述衬底100包含但不限于包括元素的硅材料，例如单晶、多晶或 非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。
在所述基底上形成栅极120的步骤包括：在所述基底上沉积栅层； 形成图形化的抗蚀剂层，所述图形化的抗蚀剂层具有栅极图形；以所述 图形化的抗蚀剂层为掩膜，刻蚀所述栅层，以形成栅极120。所述栅层 包含多晶硅。所述栅层还可包含金属硅化物。所述金属硅化物通过后续 在多晶硅上沉积金属层，继而经历退火过程获得。
所述基底中可包含轻掺杂区140及/或环绕所述栅极120侧壁的侧 墙122。所述轻掺杂区140包含轻掺杂漏注入(Lightly Doped Drain， LDD)区及袋式(Pocket)离子注入区，所述轻掺杂区140用于定义MOS 器件的源漏扩展区。LDD杂质位于栅极下方紧贴沟道区边缘，Pocket杂 质位于LDD区下方紧贴沟道区边缘，均为源/漏区提供杂质浓度梯度。
采用离子注入工艺形成所述轻掺杂区140、源区142和漏区144。 涉及的注入离子包含硼(B)、氟化亚硼(BF2)、砷(As)、磷(P)或其 它可掺杂材料中的一种。
形成所述侧墙122的步骤包括：形成覆盖具有栅极120的基底的介 质层；刻蚀所述介质层，去除覆盖所述栅极的介质层。所述介质层包括 氧化硅或顺序叠加的氧化硅和氮化硅或氮氧化硅。可采用化学气相淀积 方法形成所述介质层；可采用等离子体刻蚀工艺刻蚀所述介质层。
步骤72：如图9所示，形成覆盖所述基底的阻挡层160。
所述阻挡层160用以作为后续沉积金属层继而形成金属硅化物时的 掩模层。所述阻挡层160包括氧化硅层及/或掺杂的氧化硅层。可采用 化学气相淀积方法形成所述阻挡层160。所述掺杂的氧化硅层包括但不 限于磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、氟硅玻 璃(FSG)中的一种或其组合。
步骤73：如图10所示，形成图形化的阻挡层162，暴露部分基底。
可采用等离子体刻蚀工艺图形化所述阻挡层。图形化的阻挡层162 用以作为后续沉积金属层继而形成金属硅化物时的掩模。
实践中，图形化所述阻挡层后，形成覆盖经历所述图形化操作后暴 露的基底的金属层；继而，对具有所述金属层的基底执行第二热处理操 作，形成金属硅化物。然而，实际生产发现，经历此过程获得的半导体 器件内易发生针型漏电流、贯穿漏电流的缺陷。
本发明的发明人分析后认为，产生上述问题的原因在于：采用等离 子体刻蚀工艺图形化所述阻挡层后造成基底损伤，继而，在后续金属层 的热处理过程中，由于晶格错位引发了金属离子扩散，所述金属离子的 扩散导致所述器件内针型漏电流、贯穿漏电流、等缺陷的产生。
由此，本发明的发明人如何减少所述金属离子扩散成为减少上述缺 陷的指导方向。且本发明的发明人经历分析与实践后提出，在图形化所 述阻挡层后引入热处理操作，以修复所述刻蚀操作造成的基底损伤，即 修复由所述刻蚀操作造成的基底表面晶格错位，可减少后续金属层的热 处理过程中发生的金属离子扩散。
步骤74：如图11所示，对覆盖图形化的阻挡层162的基底执行用 以修复所述基底的第一热处理操作。
执行所述第一热处理操作时采用快速热退火(RTA)工艺。执行所 述第一热处理操作的温度范围为950摄氏度～1100摄氏度，如1000摄 氏度；执行所述第一热处理操作的时间范围为10秒～30秒，如20秒。
经历所述第一热处理操作后，所述基底，包括衬底102、位于所述 衬底102上的栅极124、位于所述栅极124两侧的衬底102内的源区147 和漏区148和覆盖所述基底的阻挡层164；或者，还包括轻掺杂区146 及/或环绕所述栅极124侧壁的侧墙126。
为验证所述第一热处理操作对器件性能的影响，本发明的发明人进 行了分批试验。试验结果表明，对具有栅极、轻掺杂区、侧墙以及源区 和漏区的基底执行所述第一热处理操作后，利用电子束扫描检测判定， 每片基底上出现上述问题的器件数目由18个降至2个，降幅达89％。即 通过在执行图形化所述阻挡层操作后，增加热处理操作，可修复采用干 式工艺图形化所述阻挡层后造成的基底损伤，继而可在后续金属层的热 处理过程中减少由于晶格错位引发的金属离子扩散，可减少器件内针型 漏电流、贯穿漏电流等缺陷的产生。
步骤75：如图12所示，形成金属层180，所述金属层180覆盖经 历所述图形化操作后暴露的基底。
可采用金属化学气相淀积工艺或电镀、溅射等物理气相淀积工艺 形成所述金属层180。所述金属层180例如为钴，所述金属层180也可 为镍、铬、钛、钛钨、钽或镍铂中的一种或其组合。实践中，不同的工 艺节点通常选用不同的金属，如，90纳米制程时为镍；65纳米制程时 为铬。
步骤76：如图13所示，对具有所述金属层180的基底执行用以形 成金属硅化物182的第二热处理操作。
执行第二热处理操作的步骤包括：
步骤7601：对具有所述金属层的基底执行第一退火操作，以形成初 相硅化物层；
步骤7602：去除所述金属层；
步骤7603：执行第二退火操作，以形成金属硅化物层。
执行所述第一退火操作时，温度范围为250摄氏度～350摄氏度，如300 摄氏度，持续时间范围为10秒～30秒，如20秒。可采用化学机械研磨或 其与湿法工艺相结合的方法去除所述金属层。执行所述第二退火操作时， 温度范围为350摄氏度～500摄氏度，如400摄氏度、450摄氏度，持续时 间范围为10秒～30秒，如20秒。
特别地，在形成覆盖所述基底的阻挡层之后、图形化所述阻挡层之前， 还可包括，对覆盖所述阻挡层的基底执行第三热处理操作的步骤。所述 第三热处理操作用以对经历离子注入操作后形成的源/漏区进行热退火， 以激活注入离子。所述第三热处理操作还可用以增强形成的所述阻挡层 的均匀性。
执行所述第三热处理操作时采用快速热退火(RTA)工艺。执行所述 第三热处理操作的温度范围为950摄氏度～1100摄氏度，如1000摄氏度； 执行所述第三热处理操作的时间范围为10秒～30秒，如20秒。
此外，图形化所述阻挡层的步骤包括：
步骤7301：采用干式工艺对所述阻挡层执行主刻蚀操作，去除厚度 为H0的所述阻挡层；
步骤7302：采用湿式工艺对所述阻挡层执行过刻蚀操作，去除剩余的 所述阻挡层。
优选地，执行所述主刻蚀操作后，继续去除厚度为H1的所述阻挡层， H0与H1的和小于所述阻挡层的厚度H。
实践中，若利用干式工艺完全去除所述阻挡层时，将在基底表面造成 相当程度的损伤；而采用湿式工艺完全去除所述阻挡层时，易在所述侧 墙的底角处形成凹陷(notching)，因此，传统工艺中，通常采用干式 工艺和湿式工艺相结合的方法去除所述阻挡层；即，首先，采用干式工 艺去除厚度小于所述阻挡层沉积厚度的阻挡层，以使采用所述干式工艺 去除所述阻挡层时，涉及的等离子体无法触及所述基底；随后，采用湿 式工艺去除剩余的所述阻挡层，减少所述湿式工艺作用于所述基底的时 间，以减少在所述侧墙的底角处凹陷的产生。
而采用本发明提供的方法，由于已引入第一热处理操作以修复由于干 式工艺造成的基底损伤，因此，本发明的发明人提出，增加利用所述干 式工艺去除的阻挡层的比例，虽然将加重所述基底损伤，但是，在引入 第一热处理操作的前提下，增加上述比例后获得的基底损伤，仍可小于 采用传统比例时获得的基底损伤；此外，增加利用所述干式工艺去除的 阻挡层的比例后，使得采用湿式工艺去除的所述阻挡层的厚度减小，可 减少所述湿式工艺作用于所述基底的时间，进而可减少在所述侧墙的底 角处凹陷的产生。
具体地，若传统技术中，沉积的所述阻挡层的厚度为H，应用干式工 艺去除的所述阻挡层的厚度为H0时，采用湿式工艺去除剩余的所述阻挡层 的耗时为T0；而采用本发明的发明人提供的方法时，沉积的所述阻挡层的 厚度为H时，应用干式工艺去除的所述阻挡层的厚度为H0+H1，H＞H0+H1； 而采用湿式工艺去除剩余的所述阻挡层的耗时为T，T＜T0。
换言之，在增加热处理操作后，通过增加利用干式工艺去除所述阻挡 层的比例，减少利用湿式工艺去除所述阻挡层的比例，可在减少器件内 针型漏电流、贯穿漏电流等缺陷之余，进一步减少刻蚀底部凹陷的产生。
需强调的是，未加说明的步骤均可采用传统的方法获得，且具体的工 艺参数根据产品要求及工艺条件确定。
尽管通过在此的实施例描述说明了本发明，和尽管已经足够详细地描 述了实施例，申请人不希望以任何方式将权利要求书的范围限制在这种 细节上。对于本领域技术人员来说另外的优势和改进是显而易见的。因 此，在较宽范围的本发明不限于表示和描述的特定细节、表达的设备和 方法和说明性例子。因此，可以偏离这些细节而不脱离申请人总的发明 概念的精神和范围。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 显示面板、驱动方法和显示装置 | 2020-06-03 | 2 |
| 扫描信号补偿方法、扫描信号补偿电路及显示器 | 2020-06-12 | 0 |
| 一种飞行器健康状态管理装置及方法 | 2020-06-21 | 1 |
| 电介质层及电介质层的制造方法、以及固态电子装置及固态电子装置的制造方法 | 2021-02-02 | 0 |
| 闪存存储器的位线控制电路 | 2021-12-10 | 0 |
| 一种汽车发电机整流桥新型支架 | 2022-08-28 | 0 |
| 电涌保护器劣化程度的判定系统及判定方法 | 2020-06-14 | 0 |
| 一种测试X86架构服务器主板的方法 | 2022-05-24 | 0 |
| Method of manufacturing semiconductor device | 2022-09-14 | 1 |
| SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE | 2021-07-12 | 0 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
QQ群二维码
意见反馈
意见反馈