액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 액정 표시 장치에 관한 것으로, 보다 상세하게는 개구율을 향상시킬 수 있는 액정 표시 장치에 관한 것이다.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층으로 이루어진다.

전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.

액정 표시 장치는 또한 각 화소 전극에 연결되어 있는 스위칭 소자 및 스위칭 소자를 제어하여 화소 전극에 전압을 인가하기 위한 게이트선과 데이터선 등 다수의 신호선을 포함한다.

이러한 액정 표시 장치 중에서도, 전기장이 인가되지 않은 상태에서 액정 분자의 장축을 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(vertically aligned mode)의 액정 표시 장치가 대비비가 크고 기준 시야각이 넓어서 각광받고 있다. 여기에서 기준 시야각이란 대비비가 1:10인 시야각 또는 계조간 휘도 반전 한계 각도를 의미한다.

이러한 방식의 액정 표시 장치의 경우에는 측면 시인성을 정면 시인성에 가깝게 하기 위하여, 하나의 화소를 두 개의 부화소로 분할하고 두 부화소의 전압을 달리 인가함으로써 투과율을 다르게 하는 방법이 제시되었다. 이때, 두 부화소의 전압을 다르게 하기 위해 박막 트랜지스터가 추가되고, 배선과의 접촉을 위한 영역이 증가하게 되면서 개구율이 감소하는 문제점이 발생하였다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 개구율을 향상시킬 수 있는 액정 표시 장치를 제공하는데 그 목적이 있다.

상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 액정 표시 장치는 서로 마주보는 제1 기판 및 제2 기판, 상기 제1 기판 위에 위치하는 게이트선 및 데이터선, 상기 게이트선 및 상기 데이터선에 연결되어 있는 제1 박막 트랜지스터 및 제2 박막 트랜지스터, 상기 제1 박막 트랜지스터에 연결되어 있는 제1 부화소 전극, 상기 제2 박막 트랜지스터에 연결되어 있는 제3 박막 트랜지스터, 상기 제3 박막 트랜지스터에 연결되어 있는 제2 부화소 전극, 및 상기 제1 기판과 상기 제2 기판 사이에 개재되어 있는 액정층을 포함하는 것을 특징으로 한다.

상기 제3 박막 트랜지스터는 일정한 전압을 인가 받는 제1 단자, 상기 제2 박막 트랜지스터와 연결되어 있는 제2 단자, 및 상기 제2 부화소 전극과 연결되어 있는 제3 단자를 포함할 수 있다.

상기 제1 부화소 전극에 인가되는 제1 데이터 전압은 상기 제2 부화소 전극에 인가되는 제2 데이터 전압과 상이할 수 있다.

상기 제1 데이터 전압과 상기 제2 데이터 전압의 차이는 상기 제3 박막 트랜지스터의 제1 단자에 인가되는 전압에 의해 결정될 수 있다.

상기 제3 박막 트랜지스터의 저항은 0.1㏁ 이상이고, 1000㏁이하일 수 있다.

상기 제1 기판 위에 위치하는 제1 전압선을 더 포함하고, 상기 제3 박막 트랜지스터는 상기 제1 전압선에 연결될 수 있다.

상기 제1 전압선에는 일정한 전압이 인가될 수 있다.

상기 제1 전압선은 상기 게이트선과 동일한 층에 위치할 수 있다.

상기 제1 전압선은 상기 게이트선과 나란한 방향으로 연장될 수 있다.

상기 제1 박막 트랜지스터는 상기 게이트선에 연결되어 있는 제1 게이트 전극, 상기 제1 게이트 전극 위에 위치하는 제1 반도체, 상기 제1 반도체 위에 위치하는 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제2 박막 트랜지스터는 상기 게이트선에 연결되어 있는 제2 게이트 전극, 상기 제2 게이트 전극 위에 위치하는 제2 반도체, 상기 제2 반도체 위에 위치하는 제2 소스 전극 및 제2 드레인 전극을 포함하고, 상기 제3 박막 트랜지스터는 상기 제1 전압선에 연결되어 있는 제3 게이트 전극, 상기 제2 게이트 전극 위에 위치하는 제3 반도체, 상기 제3 반도체 위에 위치하는 제3 소스 전극 및 제3 드레인 전극을 포함할 수 있다.

상기 제1 소스 전극은 상기 데이터선에 연결되어 있고, 상기 제1 드레인 전극은 상기 제1 부화소 전극에 연결될 수 있다.

상기 제2 소스 전극은 상기 데이터선에 연결되어 있고, 상기 제2 드레인 전극은 상기 제3 소스 전극에 연결될 수 있다.

상기 제3 소스 전극은 상기 제2 드레인 전극에 연결되어 있고, 상기 제3 드레인 전극은 상기 제2 부화소 전극에 연결될 수 있다.

상기 제2 박막 트랜지스터의 채널 크기는 상기 제3 박막 트랜지스터의 채널 크기와 동일할 수 있다.

상기 데이터선과 중첩하는 차폐 전극을 더 포함할 수 있다.

상기 차폐 전극은 상기 제1 부화소 전극 및 상기 제2 부화소 전극과 동일한 층에 위치할 수 있다.

이웃하는 상기 차폐 전극을 서로 연결하는 연결 전극을 더 포함할 수 있다.

상기한 바와 같은 본 발명의 일 실시예에 의한 액정 표시 장치는 다음과 같은 효과가 있다.

본 발명의 일 실시예에 의한 액정 표시 장치는 시인성 및 개구율을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 액정 표시 장치의 구조와 함께 한 화소를 도시하는 등가 회로도이다.
도 3은 본 발명의 일 실시예에 의한 액정 표시 장치의 한 화소의 등가 회로도이다.
도 4는 본 발명의 일 실시예에 의한 액정 표시 장치의 평면도이다.
도 5 내지 도 7은 본 발명의 일 실시예에 의한 액정 표시 장치의 일부 층을 나타낸 평면도이다.
도 8은 도 4의 VIII-VIII선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이다.
도 9는 도 4의 IX-IX선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이다.
도 10은 제1 데이터 전압 및 제2 데이터 전압을 게이트 신호와 함께 나타낸 그래프이다.
도 11은 각 계조별 제1 데이터 전압에 대한 제2 데이터 전압의 비를 나타낸 그래프이다.
도 12는 본 발명의 일 실시예에 의한 액정 표시 장치에서의 정면 및 측면의 감마 곡선을 나타낸 그래프이다.

이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

먼저, 첨부된 도면을 참조하여 본 발명의 일 실시예에 의한 액정 표시 장치에 대해 설명하면 다음과 같다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 일 실시예에 따른 액정 표시 장치의 구조와 함께 한 화소를 도시하는 등가 회로도이다.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이와 연결된 게이트 구동부(400) 및 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 신호선(도시하지 않음)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)(PX)를 포함한다. 도 2에 도시한 구조로 볼 때 액정 표시판 조립체(300)는 서로 마주하는 박막 트랜지스터 표시판(100) 및 대향 표시판(200)과 그 사이에 들어 있는 액정층(3)을 포함한다.

신호선은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(도시하지 않음)과 데이터 신호를 전달하는 복수의 데이터선(도시하지 않음)을 포함한다. 게이트선은 대략 행 방향으로 뻗으며 서로가 거의 평행하고, 데이터선은 대략 열 방향으로 뻗으며 서로가 거의 평행하다.

각 화소(PX)는 한 쌍의 부화소를 포함하며, 각 부화소는 액정 축전기(liquid crystal capacitor)(Clca, Clcb)를 포함한다. 두 부화소 중 적어도 하나는 게이트선, 데이터선 및 액정 축전기(Clca, Clcb)와 연결된 스위칭 소자(도시하지 않음)를 포함한다.

액정 축전기(Clca, Clcb)는 박막 트랜지스터 표시판(100)의 부화소 전극(PEa/PEb)과 대향 표시판(200)의 공통 전극(CE)을 두 단자로 하며 부화소 전극(PEa/PEb)과 공통 전극(CE) 사이의 액정층(3)은 유전체로서 기능한다. 한 쌍의 부화소 전극(PEa/PEb)은 서로 분리되어 있으며 하나의 화소 전극(PE)을 이룬다. 공통 전극(CE)은 대향 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가 받는다. 액정층(3)은 음의 유전율 이방성을 가지며, 액정층(3)의 액정 분자는 전기장이 없는 상태에서 박막 트랜지스터 표시판(100)에 대해 수직한 방향으로 서 있을 수 있다.

한편, 색 표시를 구현하기 위해서는 각 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할), 각 화소(PX)가 시간에 따라 번갈아 기본색을 표시하게(시간 분할) 하여 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다. 도 2는 공간 분할의 한 예로서 각 화소(PX)가 대향 표시판(200)의 영역에 기본색 중 하나를 나타내는 색 필터(CF)를 구비함을 보여주고 있다. 도 2와는 달리 색 필터(CF)는 박막 트랜지스터 표시판(100)의 부화소 전극(PEa, PEb)의 위 또는 아래에 형성할 수도 있다.

액정 표시판 조립체(300)의 바깥 면에는 빛을 편광시키는 적어도 하나의 편광자(도시하지 않음)가 부착되어 있다.

다시 도 1을 참고하면, 계조 전압 생성부(800)는 화소(PX)의 투과율과 관련된 전체 계조 전압 또는 한정된 수효의 계조 전압(앞으로 "기준 계조 전압"이라 한다)을 생성한다. (기준) 계조 전압은 공통 전압(Vcom)에 대하여 양의 값을 가지는 것과 음의 값을 가지는 것을 포함할 수 있다.

게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선과 연결되어 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호(Vg)를 게이트선에 인가한다.

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선과 연결되어 있으며, 계조 전압 생성부(800)로부터의 계조 전압을 선택하고 이를 데이터 신호로서 데이터선에 인가한다. 그러나 계조 전압 생성부(800)가 모든 계조에 대한 전압을 모두 제공하는 것이 아니라 정해진 수의 기준 계조 전압만을 제공하는 경우에, 데이터 구동부(500)는 기준 계조 전압을 분압하여 전체 계조에 대한 계조 전압을 생성하고 이 중에서 데이터 신호를 선택한다.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등을 제어한다.

이러한 구동 장치(400, 500, 600, 800) 각각은 적어도 하나의 집적 회로 칩의 형태로 액정 표시판 조립체(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 액정 표시판 조립체(300)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와는 달리, 이들 구동 장치(400, 500, 600, 800)가 신호선 및 박막 트랜지스터 스위칭 소자 따위와 함께 액정 표시판 조립체(300)에 집적될 수도 있다. 또한, 구동 장치(400, 500, 600, 800)는 단일 칩으로 집적될 수 있으며, 이 경우 이들 중 적어도 하나 또는 이들을 이루는 적어도 하나의 회로 소자가 단일 칩 바깥에 있을 수 있다.

이어, 도 1 및 도 2와 함께 도 3 내지 도 9를 참고하여 본 발명의 일 실시예에 의한 액정 표시 장치에 대하여 더 설명한다.

도 3은 본 발명의 일 실시예에 의한 액정 표시 장치의 한 화소의 등가 회로도이고, 도 4는 본 발명의 일 실시예에 의한 액정 표시 장치의 평면도이며, 도 5 내지 도 7은 본 발명의 일 실시예에 의한 액정 표시 장치의 일부 층을 나타낸 평면도이다. 도 5는 게이트 금속층을 도시하고 있고, 도 6은 데이터 금속층을 도시하고 있으며, 도 7은 제1 부화소 전극, 제2 부화소 전극, 및 차폐 전극이 형성되어 있는 층을 도시하고 있다. 도 8은 도 4의 VIII-VIII선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이고, 도 9는 도 4의 IX-IX선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이다.

도 1 및 도 3을 참고하면, 본 발명의 일 실시예에 의한 액정 표시 장치는 복수의 신호선(Gn, Dn, V1)과 이에 연결되어 있는 복수의 화소(PX)를 포함한다.

신호선(Gn, Dn, V1)은 게이트 신호("주사 신호"라고도 함)를 전달하는 게이트선(Gn), 데이터 전압을 전달하는 데이터선(Dn), 및 일정한 DC 전압이 인가되는 제1 전압선(V1)을 포함한다.

동일한 게이트선(Gn) 및 동일한 데이터선(Dn)에 연결되어 있는 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)가 형성되어 있다. 또한, 제1 전압선(V1) 및 제2 박막 트랜지스터(T2)에 연결되어 있는 제3 박막 트랜지스터(T3)가 더 형성되어 있다.

각 화소(PX)는 두 개의 부화소(PXa, PXb)를 포함하고, 제1 부화소(PXa)에는 제1 박막 트랜지스터(T1)와 연결되어 있는 제1 액정 축전기(Clca)가 형성되어 있고, 제2 부화소(PXb)에는 제3 박막 트랜지스터(T3)와 연결되어 있는 제2 액정 축전기(Clcb)가 형성되어 있다.

제1 박막 트랜지스터(T1)의 제1 단자는 게이트선(Gn)에 연결되어 있고, 제2 단자는 데이터선(Dn)에 연결되어 있으며, 제3 단자는 제1 액정 축전기(Clca)에 연결되어 있다. 제2 박막 트랜지스터(T2)의 제1 단자는 게이트선(Gn)에 연결되어 있고, 제2 단자는 데이터선(Dn)에 연결되어 있으며, 제3 단자는 제3 박막 트랜지스터(T3)에 연결되어 있다. 제3 박막 트랜지스터(T3)의 제1 단자는 제1 전압선(V1)에 연결되어 있고, 제2 단자는 제2 박막 트랜지스터(T2)의 제3 단자에 연결되어 있으며, 제3 단자는 제2 액정 축전기(Clcb)에 연결되어 있다.

본 발명의 일 실시예에 의한 액정 표시 장치의 동작을 살펴보면, 게이트선(Gn)에 게이트 온 전압이 인가되면 이에 연결되어 있는 제1 및 제2 박막 트랜지스터(T1, T2)는 턴 온 된다. 제3 박막 트랜지스터(T3)의 제1 단자에는 일정한 DC 전압이 인가되고 있으며, 항상 턴 온 된 상태에 있다. 다만, 제3 박막 트랜지스터(T3)의 제1 단자에 인가되는 전압의 크기에 따라 소정의 저항을 가지게 된다. 제3 박막 트랜지스터(T3)의 제1 단자에 높은 전압이 인가되는 경우 제3 박막 트랜지스터(T3)의 저항은 낮아지고, 제3 박막 트랜지스터(T3)의 제1 단자에 낮은 전압이 인가되는 경우 제3 박막 트랜지스터(T3)의 저항은 높아진다.

제1 액정 축전기(Clca)는 데이터선(Dn)을 통해 전달된 데이터 전압에 의해 충전된다. 제2 액정 축전기(Clca)는 데이터선(Dn)을 통해 전달된 데이터 전압이 제3 박막 트랜지스터(T3)를 거치면서 저항 성분에 의해 감압된 후 충전된다. 즉, 제2 액정 축전기(Clcb)는 제1 액정 축전기(Clca)보다 낮은 전압으로 충전된다. 이처럼 동일한 화소(PX) 내의 서로 다른 부화소(PXa, PXb)에 충전되는 전압을 달리하여 측면 시인성을 향상시킬 수 있다.

이하에서 도 4 내지 도 9를 참조하여 본 발명의 일 실시예에 의한 액정 표시 장치의 구조에 대해 더욱 살펴본다.

먼저, 박막 트랜지스터 표시판(100)에 대해 설명한다.

투명한 유리 또는 플라스틱 따위로 만들어진 제1 기판(110) 위에 게이트선(121), 제1 게이트 전극(124a), 제2 게이트 전극(124b), 제1 전압선(123), 제3 게이트 전극(124c)을 포함하는 게이트 금속층이 형성되어 있다.

게이트선(121)은 주로 가로 방향으로 뻗어 있으며 게이트 신호를 전달한다. 게이트 신호는 게이트 온 전압과 게이트 오프 전압으로 이루어질 수 있다. 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)은 게이트선(121)으로부터 돌출되어 서로 연결되어 있다. 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)은 게이트선(121)을 통해 동일한 게이트 신호를 인가 받는다.

제1 전압선(123)은 게이트선(121)과 동일한 층에 위치할 수 있으며, 게이트선(121)과 나란한 방향으로 연장될 수 있다. 제1 전압선(123)은 가로 방향으로 뻗어 있으며, 제1 전압선(123)에는 일정한 전압이 인가된다. 제3 게이트 전극(124c)은 제1 전압선(123)으로부터 돌출되어 있다. 따라서, 제3 게이트 전극(124c)은 제1 전압선(123)을 통해 일정한 전압을 인가 받는다.

제1 기판(110) 위에는 유지 전극선(131)이 더 형성될 수 있다. 유지 전극선(131)은 게이트선과 나란한 방향으로 형성될 수 있으며, 유지 전극선(131)에는 공통 전압 등과 같은 일정한 전압이 인가될 수 있다. 유지 전극선(131)으로부터 돌출되어 유지 전극(135)이 더 형성될 수 있다. 유지 전극(135)은 두 개의 부화소(PXa, PXb)의 가장자리를 둘러싸도록 형성될 수 있다. 서로 이웃한 화소(PX)에 위치하는 복수의 유지 전극(135)은 서로 연결될 수 있다.

게이트선(121), 제1 전압선(123), 제1 게이트 전극(124a), 제2 게이트 전극(124b), 제3 게이트 전극(124c), 유지 전극선(131), 유지 전극(135) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다. 게이트 절연막(140)은 단일막 또는 다중막으로 이루어질 수 있다.

게이트 절연막(140) 위에는 제1 반도체(154a), 제2 반도체(154b), 및 제3 반도체(154c)가 형성되어 있다. 제1 반도체(154a)는 제1 게이트 전극(124a)의 위에 위치하고, 제2 반도체(154b)는 제2 게이트 전극(124b)의 위에 위치하며, 제3 반도체(154c)는 제3 게이트 전극(124c)의 위에 위치할 수 있다. 제1 반도체(154a), 제2 반도체(154b), 및 제3 반도체(154c)는 비정질 실리콘(amorpous silicon), 다결정 실리콘(polycystalline silicon), 금속 산화물(metal oxide) 등으로 이루어질 수 있다.

도시는 생략하였으나, 제1 반도체(154a), 제2 반도체(154b), 및 제3 반도체(154c) 위에는 각각 저항성 접촉 부재가 더 위치할 수 있다. 저항성 접촉 부재는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어질 수 있다.

제1, 제2, 및 제3 반도체(154a, 154b, 154c) 및 게이트 절연막(140) 위에는 데이터선(171), 제1 소스 전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b), 제2 드레인 전극(175b), 제3 소스 전극(173c), 및 제3 드레인 전극(175c)을 포함하는 데이터 금속층이 형성되어 있다.

제1, 제2, 및 제3 반도체(154a, 154b, 154c)는 데이터선(171) 아래에도 형성될 수 있다. 또한, 제1 반도체(154a)와 제2 반도체(154b)는 서로 연결될 수 있고, 제2 반도체(154b)는 제3 반도체(154c)와 서로 연결될 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 제1, 제2, 및 제3 반도체(154a, 154b, 154c)이 제1, 제2, 및 제3 게이트 전극(124a, 124b, 124c) 위에만 형성될 수도 있고, 제1 반도체(154a), 제2 반도체(154b), 및 제3 반도체(154c)가 서로 분리될 수도 있다.

데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다.

제1 소스 전극(173a)은 데이터선(171)으로부터 제1 게이트 전극(124a) 위로 돌출되어 형성되어 있다. 제1 소스 전극(173a)은 제1 게이트 전극(124a) 위에서 C자형으로 구부러진 형태를 가질 수 있다.

제1 드레인 전극(175a)은 제1 게이트 전극(124a) 위에서 제1 소스 전극(173a)과 이격되도록 형성되어 있다. 서로 이격되도록 형성된 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이로 노출된 부분의 제1 반도체(154a)에 채널이 형성되어 있다. 제1 드레인 전극(175a)은 막대형 끝부분과 이로부터 연장되어 있는 넓은 끝 부분을 포함한다. 제1 드레인 전극(175a)의 막대형 끝부분은 제1 소스 전극(173a)에 의해 둘러싸여 있다. 제1 드레인 전극(175a)의 넓은 끝 부분은 제1 전압선(123)과 중첩한다.

제2 소스 전극(173b)은 데이터선(171)으로부터 제2 게이트 전극(124b) 위로 돌출되어 형성되어 있다. 제2 소스 전극(173b)은 제2 게이트 전극(124b) 위에서 C자형으로 구부러진 형태를 가질 수 있다.

제2 드레인 전극(175b)은 제2 게이트 전극(124b) 위에서 제2 소스 전극(173b)과 이격되도록 형성되어 있다. 서로 이격되도록 형성된 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이로 노출된 부분의 제2 반도체(154b)에 채널이 형성되어 있다. 제2 드레인 전극(175b)의 일측 단부는 제2 소스 전극(173b)에 의해 둘러싸여 있다.

제3 소스 전극(173c)은 제2 드레인 전극(175b)과 연결되어 있으며, 제3 게이트 전극(124c) 위에 위치한다. 제3 소스 전극(173c)은 막대형으로 이루어질 수 있다.

제3 드레인 전극(175c)은 제3 게이트 전극(124c) 위에서 제3 소스 전극(173c)과 이격되도록 형성되어 있다. 서로 이격되도록 형성된 제3 소스 전극(173c)과 제3 드레인 전극(175c) 사이로 노출된 부분의 제3 반도체(154c)에 채널이 형성되어 있다.

상기에서 설명한 제1 게이트 전극(124a), 제1 반도체(154a), 제1 소스 전극(173a), 및 제1 드레인 전극(175a)은 제1 박막 트랜지스터(T1)를 이룬다. 또한, 제2 게이트 전극(124b), 제2 반도체(154b), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)은 제2 박막 트랜지스터(T2)를 이룬다. 제3 게이트 전극(124c), 제3 반도체(154c), 제3 소스 전극(173c), 및 제3 드레인 전극(175c)은 제3 박막 트랜지스터(T3)를 이룬다.

데이터선(171), 제1, 제2, 및 제3 소스 전극(173a, 173b, 173c), 제1, 제2, 및 제3 드레인 전극(175a, 175b, 175c) 위에는 제1 보호막(180)이 형성되어 있다. 제1 보호막(180)은 무기 절연 물질로 이루어질 수 있다.

제1 보호막(180) 위에는 제2 보호막(230)이 형성되어 있다. 제2 보호막(230)은 유기 절연 물질로 이루어질 수 있으며, 특히 색필터(color filter)로 이루어질 수 있다. 색필터는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색 또는 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다. 또한, 색필터는 기본색 외에 기본색의 혼합색 또는 백색(white)을 표시하는 색필터로 이루어질 수도 있다.

제1 보호막(180) 및 제2 보호막(230)에는 제1 드레인 전극(175a)의 적어도 일부를 노출시키는 제1 접촉 구멍(185a)이 형성되어 있고, 제3 드레인 전극(175c)의 적어도 일부를 노출시키는 제2 접촉 구멍(185b)이 형성되어 있다.

제2 보호막(230) 위에는 제1 부화소 전극(191a)과 제2 부화소 전극(191b)이 형성되어 있다.

제1 부화소 전극(191a)은 제1 접촉 구멍(185a)을 통해 제1 드레인 전극(175a)과 연결되어 있고, 제2 부화소 전극(191b)은 제2 접촉 구멍(185b)을 통해 제3 드레인 전극(175c)과 연결되어 있다.

제1 부화소 전극(191a) 및 제2 부화소 전극(191b)은 각각 제1 드레인 전극(175a) 및 제3 드레인 전극(175c)으로부터 동일한 데이터 전압을 인가 받는다. 이때, 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)에는 동일한 데이터 전압이 전달되나, 제3 박막 트랜지스터(T3)의 저항 성분에 의해 감압이 이루어지므로, 제2 부화소 전극(191b)에 인가되는 제2 데이터 전압의 크기는 제1 부화소 전극(191a)에 인가되는 제1 데이터 전압의 크기보다 작아지게 된다. 이는 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)에 인가되는 데이터 전압이 정극성(+)인 경우이고, 이와 반대로, 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)에 인가되는 데이터 전압이 부극성(-)인 경우에는 제1 부화소 전극(191a)에 인가되는 전압이 제2 부화소 전극(191b)에 인가되는 전압보다 작아지게 된다.

제1 부화소 전극에 인가되는 제1 데이터 전압과 제2 부화소 전극에 인가되는 제2 데이터 전압의 차이는 제3 박막 트랜지스터(T3)의 제1 단자, 즉 제3 게이트 전극(124c)에 인가되는 전압에 의해 결정된다. 제3 박막 트랜지스터(T3)의 제3 게이트 전극(124c)에 인가되는 전압이 클수록 제3 박막 트랜지스터(T3)의 저항 성분의 크기는 작아진다. 이에 따라, 제3 박막 트랜지스터(T3)에 의해 감압되는 양이 작으므로, 제1 데이터 전압과 제2 데이터 전압의 차이도 줄어들게 된다. 반면에, 제3 박막 트랜지스터(T3)의 제3 게이트 전극(124c)에 인가되는 전압이 작을수록 제3 박막 트랜지스터(T3)의 저항 성분의 크기는 커진다. 이에 따라, 제3 박막 트랜지스터(T3)에 의해 감압되는 양이 크므로, 제1 데이터 전압과 제2 데이터 전압의 차이도 커지게 된다.

또한, 제1 부화소 전극에 인가되는 제1 데이터 전압과 제2 부화소 전극에 인가되는 제2 데이터 전압의 차이는 제3 박막 트랜지스터(T3)의 채널의 크기에 의해 결정된다. 제3 박막 트랜지스터(T3)의 채널의 폭이 작을수록 제3 박막 트랜지스터(T3)의 저항 성분의 크기는 작아진다. 이에 따라, 제3 박막 트랜지스터(T3)에 의해 감압되는 양이 작으므로, 제1 데이터 전압과 제2 데이터 전압의 차이도 줄어들게 된다. 반면에, 제3 박막 트랜지스터(T3)의 채널의 폭이 클수록 제3 박막 트랜지스터(T3)의 저항 성분의 크기는 커진다. 이에 따라, 제3 박막 트랜지스터(T3)에 의해 감압되는 양이 크므로, 제1 데이터 전압과 제2 데이터 전압의 차이도 커지게 된다.

상기에서 설명한 바와 같이, 제1 데이터 전압과 제2 데이터 전압의 차이는 제3 박막 트랜지스터(T3)의 저항의 크기에 따라 달라진다. 제3 박막 트랜지스터(T3)의 저항은 제3 박막 트랜지스터(T3)의 제3 게이트 전극(124c)에 인가되는 전압 또는 제3 박막 트랜지스터(T3)의 채널 크기에 따라 달라질 수 있다. 제3 박막 트랜지스터(T3)의 저항은 0.1㏁ 이상이고, 1000㏁이하인 것이 바람직하다.

제3 박막 트랜지스터(T3)의 제3 게이트 전극(124c)에 인가되는 전압을 통해 제1 데이터 전압과 제2 데이터 전압의 차이를 제어하는 경우, 제3 박막 트랜지스터(T3)의 채널 크기는 제2 박막 트랜지스터(T2)의 채널 크기와 동일할 수 있다. 액정 표시 장치가 고온 상태에 있는 경우 박막 트랜지스터의 특성의 변화가 발생할 수 있으며, 이때 제2 박막 트랜지스터(T2)와 제3 박막 트랜지스터(T3)의 채널 크기가 동일하지 않다면 제2 박막 트랜지스터(T2)와 제3 박막 트랜지스터(T3)의 특성 변화는 상이해진다. 본 실시예에서는 제2 박막 트랜지스터(T2)와 제3 박막 트랜지스터(T3)의 채널 크기를 동일하게 함으로써, 고온 상태에서 두 박막 트랜지스터(T2, T3)의 특성 변화량을 동일하게 할 수 있다. 이에 따라서 고온 상태에서의 신뢰성을 향상시킬 수 있다.

제2 부화소 전극(191b)의 면적은 제1 부화소 전극(191a)의 면적 대비하여 1배 이상 2배 이하일 수 있다.

제1 부화소 전극(191a)과 제2 부화소 전극(191b)은 열 방향으로 이웃하고, 전체적인 모양은 사각형이며 가로 줄기부(192a, 192b) 및 이와 교차하는 세로 줄기부(193a, 193b)로 이루어진 십자형 줄기부를 포함한다. 또한 가로 줄기부(192a, 192b)와 세로 줄기부(193a, 193b)에 의해 네 개의 부영역으로 나뉘어지며 각 부영역은 복수의 미세 가지부(194a, 194b)를 포함한다.

네 개의 부영역에 위치하는 미세 가지부(194a, 194b) 중 하나는 가로 줄기부(192a, 192b) 또는 세로 줄기부(193a, 193b)에서부터 왼쪽 위 방향으로 비스듬하게 뻗어 있으며, 다른 하나의 미세 가지부(194a, 194b)는 가로 줄기부(192a, 192b) 또는 세로 줄기부(193a, 193b)에서부터 오른쪽 위 방향으로 비스듬하게 뻗어 있다. 또한 다른 하나의 미세 가지부(194a, 194b)는 가로 줄기부(192a, 192b) 또는 세로 줄기부(193a, 193b)에서부터 왼쪽 아래 방향으로 뻗어 있으며, 나머지 하나의 미세 가지부(194a, 194b)는 가로 줄기부(192a, 192b) 또는 세로 줄기부(193a, 193b)에서부터 오른쪽 아래 방향으로 비스듬하게 뻗어 있다.

각 미세 가지부(194a, 194b)는 게이트선(121) 또는 가로 줄기부(192a, 192b)와 대략 40도 내지 45도의 각을 이룬다. 또한, 이웃하는 두 부영역의 미세 가지부(194a, 194b)는 서로 직교할 수 있다.

제2 보호막(230) 위에는 차폐 전극(197)이 더 형성될 수 있다. 차폐 전극(197)은 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)과 동일한 층에 형성될 수 있다. 차폐 전극(197)은 데이터선(171)과 중첩할 수 있다. 차폐 전극(197)에는 일정한 전압이 인가될 수 있다.

또한, 이웃하는 차폐 전극(197)을 서로 연결하는 연결 전극(199)이 더 형성될 수 있다. 연결 전극(199)은 제1 부화소 전극(191a), 제2 부화소 전극(191b), 및 차폐 전극(197)과 동일한 층에 형성될 수 있다.

이어, 대향 표시판(200)에 대하여 설명한다.

투명한 유리 또는 플라스틱 등으로 만들어진 제2 기판(210) 위에 차광 부재(light blocking member)(220)가 형성되어 있다. 차광 부재(220)는 블랙 매트릭스(black matrix)라고도 하며 빛샘을 막아준다. 차광 부재(220)는 게이트선(121), 데이터선(171), 제1, 제2, 및 제3 박막 트랜지스터(T1, T2, T3), 제1 접촉 구멍(185a), 제2 접촉 구멍(185b)과 중첩할 수 있다.

상기에서 제2 보호막(230)이 색 필터로 이루어질 수 있다고 설명하였으나, 본 발명은 이에 한정되지 않는다. 제2 보호막(230)이 색 필터가 아닌 유기 절연 물질로 이루어질 수 있으며, 제2 기판(210) 위에 색 필터가 형성될 수도 있다.

차광 부재(220) 위에는 덮개막(overcoat)(250)이 형성될 수 있고, 덮개막(250) 위에는 공통 전극(270)이 형성되어 있다.

상기에서 차광 부재(220) 및 공통 전극(270)은 대향 표시판(200)에 형성되어 있는 것으로 설명하였으나 본 발명은 이에 한정되지 않는다. 차광 부재(220) 및 공통 전극(270)이 박막 트랜지스터 표시판(100)에 형성될 수도 있다.

액정층(3)은 박막 트랜지스터 표시판(100)과 대향 표시판(200) 사이에 위치한다. 액정층(3)은 음의 유전율 이방성을 가지는 액정 분자들로 이루어질 수 있으며, 액정 분자들은 박막 트랜지스터 표시판(100)에 대해 수직한 방향으로 서 있을 수 있다. 즉, 수직 배향이 이루어질 수 있다.

하나의 화소를 두 개의 부화소로 분할하고 두 부화소의 전압을 달리 인가하기 위한 다양한 구조에서는 한 화소 내에 박막 트랜지스터가 세 개 이상 형성되고, 접촉 구멍이 세 개 형성되는 등으로 인해 개구율이 감소하는 문제점이 있었다. 본 발명의 일 실시예에 의한 액정 표시 장치에서는 박막 트랜지스터가 세 개 형성되고, 접촉 구멍은 두 개 형성됨으로써, 상대적으로 개구율을 향상시킬 수 있다. 즉, 본 발명의 일 실시예에 의한 액정 표시 장치는 시인성 및 개구율을 동시에 향상시킬 수 있다.

이하에서는 도 10을 참고하여, 본 발명의 일 실시예에 의한 액정 표시 장치에서 제3 박막 트랜지스터의 게이트 전극에 인가되는 전압에 따른 제2 데이터 전압의 변화에 대해 설명한다.

도 10은 제1 데이터 전압 및 제2 데이터 전압을 게이트 신호와 함께 나타낸 그래프이다.

게이트 신호는 게이트 온 전압과 게이트 오프 전압으로 이루어지며, 게이트 온 전압이 인가될 때, 제1 데이터 전압 및 제2 데이터 전압이 증가하게 된다.

제2 데이터 전압은 제3 박막 트랜지스터의 저항 성분에 의해 제1 데이터 전압보다 낮은 값을 가진다. 이때, 제3 박막 트랜지스터의 제3 게이트 전극에 인가되는 전압의 크기에 따라 제2 데이터 전압의 크기로 달라진다. 제3 게이트 전극에 인가되는 전압이 20V일 때 제2 데이터 전압의 크기가 가장 낮고, 제3 게이트 전극에 인가되는 전압이 25V일 때 제2 데이터 전압의 크기는 좀 더 높게 나타난다. 제3 게이트 전극에 인가되는 전압이 30V일 때 제2 데이터 전압의 크기는 가장 높게 나타난다. 즉, 제3 게이트 전극에 인가되는 전압이 증가할수록 제2 데이터 전압의 크기가 증가한다. 제3 게이트 전극에 인가되는 전압이 증가할수록 제1 데이터 전압과 제2 데이터 전압의 차이는 감소하게 된다.

이하에서는 도 11를 참고하여, 본 발명의 일 실시예에 의한 액정 표시 장치에서 제1 데이터 전압에 대한 제2 데이터 전압의 비에 대해 설명한다.

도 11은 각 계조별 제1 데이터 전압에 대한 제2 데이터 전압의 비를 나타낸 그래프이다.

각 계조별로 차이는 있지만, 대략 제1 데이터 전압에 대한 제2 데이터 전압의 비는 약 0.8로 나타나는 것을 확인할 수 있다. 즉, 전체 계조에서 제1 데이터 전압에 대한 제2 데이터 전압의 비는 거의 일정하게 나타난다.

이하에서는 도 12를 참고하여, 본 발명의 일 실시예에 의한 액정 표시 장치에서 시인성 특성에 대해 설명한다.

도 12는 본 발명의 일 실시예에 의한 액정 표시 장치에서의 정면 및 측면의 감마 곡선을 나타낸 그래프이다. 측면의 감마 곡선이 정면의 감마 곡선에 더 가깝게 나타날수록 측면 시인성이 개선될 수 있다. 즉, 측면에서 바라보는 화면이 정면에서 바라보는 화면과 유사하게 나타날 수 있다.

제3 박막 트랜지스터의 제3 게이트 전극에 인가되는 전압의 크기에 따라 감마 곡선은 다르게 나타난다. 제3 박막 트랜지스터의 제3 게이트 전극에 인가되는 전압의 크기가 작을수록 제1 데이터 전압과 제2 데이터 전압의 차이는 커지고, 이에 따라 측면의 감마 곡선이 정면의 감마 곡선에 더 가깝게 나타난다. 즉, 제3 게이트 전극에 인가되는 전압의 크기가 작을수록 측면 시인성 개선의 효과가 더 크게 나타난다.

제3 게이트 전극에 인가되는 전압의 크기가 작아질수록 제2 데이터 전압의 크기가 작아지므로, 투과율도 낮아지게 된다. 따라서, 투과율 및 시인성을 함께 고려하여 제3 게이트 전극의 크기를 적절하게 선택할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

121: 게이트선 123: 제1 전압선
131: 유지 전극선 171: 데이터선
191a: 제1 부화소 전극 191b: 제2 부화소 전극
197: 차폐 전극 199: 연결 전극
270: 공통 전극 T1: 제1 박막 트랜지스터
T2: 제2 박막 트랜지스터 T3: 제3 박막 트랜지스터