技术领域
[0001] 本
发明涉及显示领域，尤其涉及一种阵列基板及其制造方法。
背景技术
[0002] 有机电致发光
二极管(organic light-emitting diode,OLED)显示器是一种新兴的平板显示器，其具备自发光，
对比度高，厚度薄，视
角广，反应速度快，可用于柔性
显示面板等优异的特性，因此具有非常好的发展前景。
[0003]
薄膜晶体管分为非晶
硅薄膜晶体管(a-Si TFT)、低温
多晶硅(Low Temperature Poly-silicon，LTPS)薄膜晶体管、及金属
氧化物(metal oxide)薄膜晶体管。其中非晶硅薄膜晶体管与低温多晶硅薄膜晶体管为硅基薄膜晶体管，具有
开关速度快及驱动
电流大的优点，可用于OLED显示
像素驱动及LCD栅极驱动；金属氧化物薄膜晶体管具有均一性良好及
漏电流低的优点，可用于OLED显示像素驱动及LCD显示像素驱动和外围驱动
电路。
[0004] OLED作为一种自发光显示，目前，较为成熟的技术是采用低温多晶硅(LTPS，low temperature poly silicon)分别制备CMOS电路中PMOS区域和NMOS区域的
半导体层来驱动OELD显示。其中，在利用LTPS工艺制备CMOS电路的过程中，需要使用至少9次以上的
光刻胶掩膜板和至少4次以上的掺杂工艺(p型离子掺杂，n型离子掺杂，LDD掺杂及Ch掺杂)，制作流程复杂，生产成本较高，边框较宽。
[0005] 因此，如何实现一种制程简单、生产成本低、实现窄边框的薄膜晶体管阵列基板及其制造方法是一个亟待解决的问题。
发明内容
[0006] 本发明的目的在于，提供一种阵列基板及其制造方法，通过在一个阵列基板的显示区采用低温多晶硅薄膜晶体管单元电路结构，在阵列基板行驱动区采用单独驱动的低温多晶硅薄膜晶体管单元和金属氧化物薄膜晶体管单元构成的CMOS电路结构，实现了超窄边框，并且简化了工艺、生产成本低。
[0007] 为了实现上述目的，本发明提供一种阵列基板，设有显示区和阵列基板行驱动区，所述阵列基板包括衬底基板、低温多晶硅薄膜晶体管单元、金属氧化物晶体管单元、第一电容以及第二电容；具体地讲，所述低温多晶硅薄膜晶体管单元位于所述衬底基板上且位于所述显示区和所述阵列基板行驱动区内；所述第一电容位于所述低温多晶硅薄膜晶体管单元内；所述金属氧化物晶体管单元，位于所述衬底基板上且位于所述阵列基板行驱动区内，并与所述低温多晶硅薄膜晶体管单元相间隔地设置；所述第二电容位于所述金属氧化物晶体管单元内。
[0008] 进一步地，所述阵列基板还包括间隔的多晶硅层和半导体氧化层、第一栅极绝缘层、第一金属层、第二栅极绝缘层、层间绝缘层以及第二金属层；具体地讲，所述多晶硅层和所述半导体氧化层均位于所述衬底基板上；所述第一栅极绝缘层位于所述多晶硅层和所述半导体氧化层上；所述第一金属层位于所述第一栅极绝缘层上；所述第一金属层包括间隔设置的第一栅极、第二栅极，其中，所述第一栅极位于所述多晶硅层的上方，所述第二栅极位于所述半导体氧化层的上方；所述第二栅极绝缘层位于所述第一金属层上；所述层间绝缘层位于所述第二栅极绝缘层上；所述第二金属层位于所述层间绝缘层上；所述第二金属层包括间隔设置的第一源极、第一漏极、第二源极和第二漏极，其中，所述第一源极和第一漏极分别与所述多晶硅层电连接，所述第二源极和所述第二漏极分别与所述半导体氧化层电连接；其中，所述多晶硅层、所述第一栅极绝缘层、所述第一栅极、所述第二栅极绝缘层、所述第一源极和所述第一漏极形成所述硅薄膜晶体管单元；所述半导体氧化层、所述第一栅极绝缘层、所述第二栅极、第二栅极绝缘层、所述第二源极和所述第二漏极形成所述金属氧化物晶体管单元。
[0009] 进一步地，所述阵列基板还包括第三金属层，所述第三金属层位于所述第一栅极绝缘层和所述第二栅极绝缘层之间；所述第三金属层包括间隔设置的第一电容极板、第二电容极板，所述第一电容极板与所述第一栅极相对设置且位于所述第二栅极的上方，所述第二电容极板与所述第二栅极相对设置且位于所述第二栅极的上方；其中，所述第一栅极、所述第一栅极绝缘层和所述第一电容极板形成所述第一电容，所述第二栅极、所述第一栅极绝缘层和所述第二电容极板形成所述第二电容。
[0010] 进一步地，所述第一金属层还包括换线层，所述换线层位于所述第一栅极和所述第二栅极之间，所述换线层与所述第一漏极电连接。
[0011] 进一步地，所述阵列基板还包括
钝化层、平坦层、
阳极层、像素定义层以及
发光层；具体地讲，所述
钝化层位于所述第二金属层上；所述平坦层位于所述钝化层上；所述阳极层位于所述平坦层上且与所述第二漏极电连接；所述像素定义层位于所述阳极层上；所述发光层位于所述像素定义层上且与所述阳极层电连接。
[0012] 本发明还提供一种阵列基板的制造方法，所述阵列基板设有显示区和阵列基板行驱动区，其包括以下步骤：
[0013] 制作衬底基板；
[0014] 制作低温多晶硅薄膜晶体管单元，在所述衬底基板上且位于所述显示区和所述阵列基板行驱动区内制作低温多晶硅薄膜晶体管单元；
[0015] 制作第一电容，在与所述低温多晶硅薄膜晶体管单元重叠区域制作第一电容；
[0016] 制作金属氧化物晶体管单元，在所述衬底基板上且位于所述阵列基板行驱动区内制作金属氧化物晶体管单元，所述金属氧化物晶体管单元与所述低温多晶硅薄膜晶体管单元间隔设置；以及
[0017] 制作第二电容，在与所述金属氧化物晶体管单元重叠区域制作第二电容。
[0018] 进一步地，所述制作低温多晶硅薄膜晶体管单元步骤以及所述制作金属氧化物晶体管单元步骤具体包括步骤：
[0019] 制作间隔的多晶硅层和半导体氧化层，在所述衬底基板上制作间隔的多晶硅层和半导体氧化层；
[0020] 制作第一栅极绝缘层，在所述多晶硅层和所述半导体氧化层上制作第一栅极绝缘层；
[0021] 制作第一金属层，在所述第一栅极绝缘层上制作第一金属层；所述第一金属层
图案化形成间隔设置的第一栅极、第二栅极，其中，所述第一栅极位于所述多晶硅层的上方，所述第二栅极位于所述半导体氧化层的上方；
[0022] 制作第二栅极绝缘层，在所述第一金属层上制作第二栅极绝缘层；
[0023] 制作层间绝缘层，在所述第二栅极绝缘层上制作层间绝缘层；以及
[0024] 制作第二金属层，在所述层间绝缘层上制作第二金属层；所述第二金属层图案化形成间隔设置的第一源极、第一漏极、第二源极和第二漏极，其中，所述第一源极和第一漏极分别与所述多晶硅层电连接，所述第二源极和所述第二漏极分别与所述半导体氧化层电连接；
[0025] 其中，所述多晶硅层、所述第一栅极绝缘层、所述第一栅极、所述第二栅极绝缘层、所述第一源极和所述第一漏极形成所述硅薄膜晶体管单元；所述半导体氧化层、所述第一栅极绝缘层、所述第二栅极、第二栅极绝缘层、所述第二源极和所述第二漏极形成所述金属氧化物晶体管单元。
[0026] 进一步地，所述制作第一电容步骤以及所述制作第二电容步骤具体包括步骤：
[0027] 制作第三金属层，在所述第一栅极绝缘层和所述第二栅极绝缘层之间制作第三金属层；以及
[0028] 所述第三金属层图案化形成间隔设置的第一电容极板、第二电容极板，所述第一电容极板与所述第一栅极相对设置且位于所述第二栅极的上方，所述第二电容极板与所述第二栅极相对设置且位于所述第二栅极的上方；
[0029] 其中，所述第一栅极、所述第一栅极绝缘层和所述第一电容极板形成所述第一电容，所述第二栅极、所述第一栅极绝缘层和所述第二电容极板形成所述第二电容。
[0030] 进一步地，所述制作第一金属层步骤还包括：
[0031] 制作换线层，所述第一金属层图案化形成位于所述第一栅极和所述第二栅极之间的换线层，所述换线层与所述第一漏极电连接。
[0032] 进一步地，在所述制作第二金属层步骤之后还包括步骤：
[0033] 制作钝化层，在所述第二金属层上制作钝化层；
[0034] 制作平坦层，在所述钝化层上制作平坦层；
[0035] 制作阳极层，在所述平坦层上制作阳极层，所述阳极层与所述第二漏极电连接；
[0036] 制作像素定义层，在所述阳极层上制作像素定义层；以及
[0037] 制作发光层，在所述像素定义层上制作发光层，所述发光层与所述阳极层电连接。
[0038] 本发明的优点在于，提供一种阵列基板及其制造方法，通过在一个阵列基板的显示区采用低温多晶硅薄膜晶体管单元电路结构，在阵列基板行驱动区采用单独驱动的低温多晶硅薄膜晶体管单元和金属氧化物薄膜晶体管单元构成的CMOS电路结构，实现了超窄边框，并且本发明低温多晶硅薄膜晶体管单元和金属氧化物薄膜晶体管单元制程相兼容，简化了工艺、生产成本低。
附图说明
[0039] 图1为
实施例中一种阵列基板的平面结构示意图；
[0040] 图2为实施例中一种阵列基板的结构示意图，主要体现所述阵列基板行驱动区的结构；
[0041] 图3为实施例中所述低温多晶硅薄膜晶体管单元的电路结构示意图；
[0042] 图4为实施例中所述金属氧化物晶体管单元的电路结构示意图；
[0043] 图5为实施例中所述
锁存器的结构示意图；
[0044] 图6为实施例中所述反向器的电路结构示意图；
[0045] 图7为实施例中一种阵列基板的制造
流程图；
[0046] 图8为图7中所述制作低温多晶硅薄膜晶体管单元步骤以及所述制作金属氧化物晶体管单元步骤的制造流程图；
[0047] 图9为图7中所述制作第一电容步骤以及所述制作第二电容步骤的制造流程图。
[0048] 图中部件标识如下：
[0049] 1、衬底基板，1a、柔性衬底层，1b、
缓冲层，2a、多晶硅层，2b、半导体氧化层，3、第一栅极绝缘层，4、第一金属层，41、第一栅极，42、第二栅极，43、换线层，5、第二栅极绝缘层，6、层间绝缘层，7、第二金属层，71、第一源极，72、第一漏极，73、第二源极，74、第二漏极，8、第三金属层，81、第一电容极板，82、第二电容极板，9、钝化层，10、平坦层，11、阳极层，12、像素定义层，13、发光层，100、阵列基板，101、显示区，102、阵列基板行驱动区，120、低温多晶硅薄膜晶体管单元，130、金属氧化物晶体管单元，130、第一电容，140、第二电容。
具体实施方式
[0050] 以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
[0051] 本发明的附图仅用于示意相对
位置关系和电连接关系，某些部位的层厚采用了夸示的绘图方式以便于理解，附图中的层厚并不代表实际层厚的比例关系。
[0052] 请参阅图1、图2所示，本发明一实施例中提供一种阵列基板100，设有显示区101和阵列基板行驱动区102，所述阵列基板100包括衬底基板1、多个低温多晶硅薄膜晶体管单元110、多个金属氧化物晶体管单元120、第一电容130以及第二电容140；具体地讲，所述衬底基板1包括柔性衬底层1a以及位于所述柔性衬底层1a上的缓冲层1b，所述低温多晶硅薄膜晶体管单元110位于所述衬底基板1上且位于所述显示区101和所述阵列基板行驱动区102内；所述第一电容130位于所述低温多晶硅薄膜晶体管单元110内；所述金属氧化物晶体管单元120位于所述衬底基板1上且位于所述阵列基板行驱动区102内，所述第二电容140位于所述金属氧化物晶体管单元120内。所述金属氧化物晶体管单元120与所述低温多晶硅薄膜晶体管单元110相间隔地设置。
[0053] 请参阅图3所示，为所述低温多晶硅薄膜晶体管单元110的电路结构示意图，所述低温多晶硅薄膜晶体管单元110的电路结构包括2T1C或7T1C。
[0054] 请参阅图4所示，为所述金属氧化物晶体管单元120的电路结构示意图，所述金属氧化物晶体管单元120的电路结构包括2T1C或3T1C。
[0055] 本实施例中，所述阵列基板100还包括间隔的多晶硅层2a和半导体氧化层2b、第一栅极绝缘层3、第一金属层4、第二栅极绝缘层5、层间绝缘层6以及第二金属层7。其中，所述多晶硅层2a为P型离子掺杂，所述半导体氧化层2b为N型离子掺杂，所述半导体氧化层2b的材料包括IGZO、IZTO或IGZTO，优选为IGZO。
[0056] 请参阅图2，具体地讲，所述多晶硅层2a和所述半导体氧化层2b均位于所述衬底基板1上；所述第一栅极绝缘层3位于所述多晶硅层2a和所述半导体氧化层2b上；所述第一金属层4位于所述第一栅极绝缘层3上；所述第一金属层4包括间隔设置的第一栅极41和第二栅极42，其中，所述第一栅极41位于所述多晶硅层2a的上方，所述第二栅极42位于所述半导体氧化层2b的上方；所述第二栅极绝缘层5位于所述第一金属层4上；所述层间绝缘层6位于所述第二栅极绝缘层5上；所述第二金属层7位于所述层间绝缘层6上；所述第二金属层7包括间隔设置的第一源极71、第一漏极72、第二源极73和第二漏极74，其中，所述第一源极71和第一漏极72分别与所述多晶硅层2a电连接，所述第二源极73和所述第二漏极74分别与所述半导体氧化层2b电连接。
[0057] 其中，所述多晶硅层2a、所述第一栅极绝缘层3、所述第一栅极41、所述第二栅极绝缘层5、所述第一源极71和所述第一漏极72形成所述硅薄膜晶体管单元110；所述半导体氧化层2b、所述第一栅极绝缘层3、所述第二栅极42、第二栅极绝缘层5、所述第二源极73和所述第二漏极74形成所述金属氧化物晶体管单元120。
[0058] 请继续参阅图2所示，本实施例中，所述阵列基板100还包括第三金属层8，所述第三金属层8位于所述第一栅极绝缘层3和所述第二栅极绝缘层5之间；所述第三金属层8包括间隔设置的第一电容极板81和第二电容极板82，所述第一电容极板81与所述第一栅极41相对设置且位于所述第二栅极42的上方，所述第二电容极板82与所述第二栅极42相对设置且位于所述第二栅极42的上方；其中，所述第一栅极41、所述第一栅极绝缘层3和所述第一电容极板81形成所述第一电容130，所述第二栅极42、所述第一栅极绝缘层3和所述第二电容极板82形成所述第二电容140。
[0059] 请参阅图2所示，本实施例中，所述第一金属层4还包括换线层43，所述换线层43位于所述第一栅极41和所述第二栅极42之间，所述换线层43与所述第一漏极72电连接。
[0060] 请参阅图2所示，本实施例中，所述阵列基板100还包括钝化层9、平坦层10、阳极层11、像素定义层12以及发光层13；具体地讲，所述钝化层9位于所述第二金属层7上；所述平坦层10位于所述钝化层9上；所述阳极层11位于所述平坦层10上且与所述第二漏极74电连接；所述像素定义层12位于所述阳极层11上；所述发光层13位于所述像素定义层12上且与所述阳极层11电连接。
[0061] 其中，所述阳极层11可以为透明
电极，所述阳极层11的材料包括氧化铟
锡(ITO)或纳米
银。
[0062] 采用本实施例所述的阵列基板100，可以在所述阵列基板行驱动区102内采用单独驱动的低温多晶硅薄膜晶体管单元110和金属氧化物薄膜晶体管单元120构成的CMOS电路结构，实现了超窄边框，并且所述CMOS电路结构可用于形成锁存器或反向器等结构。
[0063] 如图5所示，为锁存器的结构示意图。所述锁存器通过两个与非
门的输入、输出端交叉连接构成，具有两个输入端R、S和两个输出端Q、Q非。通过应用多个所述低温多晶硅薄膜晶体管单元110与多个所述金属氧化物晶体管单元120构成与非门的CMOS电路即可实现。
[0064] 如图6所示，为反向器的电路结构示意图。所述反向器由所述低温多晶硅薄膜晶体管单元110的所述多晶硅层2a的漏极与所述金属氧化物晶体管单元120的所述半导体氧化层2b的漏极同时连接输出端；所述低温多晶硅薄膜晶体管单元110的第一栅极41和所述金属氧化物晶体管单元120的第二栅极42连接输入端，所述输入端接通IN
信号，IN信号同时作为所述低温多晶硅薄膜晶体管单元110和所述金属氧化物晶体管单元120的栅极信号，依据栅极信号的高低电位选择性的打开所述低温多晶硅薄膜晶体管单元110或所述金属氧化物晶体管单元120中的一个，从而选择性地打开所述低温多晶硅薄膜晶体管单元110或所述金属氧化物晶体管单元120的数据信号作为
输出信号。当IN信号为Vgh时，所述金属氧化物晶体管单元120导通，输出端输出所述金属氧化物晶体管单元120的数据信号；当IN信号为Vgl时，所述低温多晶硅薄膜晶体管单元110导通，输出端输出所述低温多晶硅薄膜晶体管单元110的数据信号。
[0065] 请参阅图7所示，本发明还提供一种阵列基板100的制造方法，所述阵列基板100设有显示区101和阵列基板行驱动区102，其包括以下步骤：
[0066] S1、制作衬底基板1；
[0067] S2、制作低温多晶硅薄膜晶体管单元110，在所述衬底基板1上且位于所述显示区101和所述阵列基板行驱动区102内制作低温多晶硅薄膜晶体管单元110；
[0068] S3、制作第一电容130，在与所述低温多晶硅薄膜晶体管单元110重叠区域制作第一电容130；
[0069] S4、制作金属氧化物晶体管单元120，在所述衬底基板1上且位于所述阵列基板行驱动区102内制作金属氧化物晶体管单元120，所述金属氧化物晶体管单元120与所述低温多晶硅薄膜晶体管单元110间隔设置；以及
[0070] S5、制作第二电容140，在与所述金属氧化物晶体管单元120重叠区域制作第二电容140。
[0071] 请参阅图3所示，为所述低温多晶硅薄膜晶体管单元110的电路结构示意图，所述低温多晶硅薄膜晶体管单元110的电路结构包括2T1C或7T1C。请参阅图4所示，为所述金属氧化物晶体管单元120的电路结构示意图，所述金属氧化物晶体管单元120的电路结构包括2T1C或3T1C。
[0072] 请参阅图8所示，本实施例中，所述制作低温多晶硅薄膜晶体管单元110步骤S2以及所述制作金属氧化物晶体管单元120步骤S4具体包括步骤：
[0073] S21、制作间隔的多晶硅层2a和半导体氧化层2b，在所述衬底基板1上制作间隔的多晶硅层2a和半导体氧化层2b；所述多晶硅层2a为P型离子掺杂，所述半导体氧化层2b为N型离子掺杂，所述半导体氧化层2b的材料包括IGZO、IZTO或IGZTO，优选为IGZO；
[0074] S22、制作第一栅极绝缘层3，在所述多晶硅层2a和所述半导体氧化层2b上制作第一栅极绝缘层3；
[0075] S23、制作第一金属层4，在所述第一栅极绝缘层3上制作第一金属层4；所述第一金属层4图案化形成间隔设置的第一栅极41、第二栅极42，其中，所述第一栅极41位于所述多晶硅层2a的上方，所述第二栅极42位于所述半导体氧化层2b的上方；
[0076] S24、制作第二栅极绝缘层5，在所述第一金属层4上制作第二栅极绝缘层5；
[0077] S25、制作层间绝缘层6，在所述第二栅极绝缘层5上制作层间绝缘层6；以及[0078] S26、制作第二金属层7，在所述层间绝缘层6上制作第二金属层7；所述第二金属层7图案化形成间隔设置的第一源极71、第一漏极72、第二源极73和第二漏极74，其中，所述第一源极71和第一漏极72分别与所述多晶硅层2a电连接，所述第二源极73和所述第二漏极74分别与所述半导体氧化层2b电连接；
[0079] 其中，所述多晶硅层2a、所述第一栅极绝缘层3、所述第一栅极41、所述第二栅极绝缘层5、所述第一源极71和所述第一漏极72形成所述硅薄膜晶体管单元110；所述半导体氧化层2b、所述第一栅极绝缘层3、所述第二栅极42、第二栅极绝缘层5、所述第二源极73和所述第二漏极74形成所述金属氧化物晶体管单元120。
[0080] 本实施例中所述低温多晶硅薄膜晶体管单元110和所述金属氧化物薄膜晶体管单元120制程相兼容，简化了工艺、生产成本低。尤其是所述第一源极71、第一漏极72、第二源极73和第二漏极74通过一道掩膜板工艺即可图案化形成，所述第一源极71、第一漏极72、第二源极73和第二漏极74通过一道掩膜板工艺即可图案化形成。
[0081] 本实施例中，所述制作第一金属层4步骤S23还包括：
[0082] 制作换线层43，所述第一金属层4图案化形成位于所述第一栅极41和所述第二栅极42之间的换线层43，所述换线层43与所述第一漏极72电连接。
[0083] 其中所述第一栅极41、所述第二栅极42和所述换线层43通过一道掩膜板工艺即可图案化形成，简化了工艺、生产成本低。
[0084] 请参阅图9所示，本实施例中，所述制作第一电容130步骤S3以及所述制作第二电容140步骤S5具体包括步骤：
[0085] S31、制作第三金属层8，在所述第一栅极绝缘层3和所述第二栅极绝缘层5之间制作第三金属层8；以及
[0086] S32、所述第三金属层8图案化形成间隔设置的第一电容极板81、第二电容极板82，所述第一电容极板81与所述第一栅极41相对设置且位于所述第二栅极42的上方，所述第二电容极板82与所述第二栅极42相对设置且位于所述第二栅极42的上方；
[0087] 其中，所述第一栅极41、所述第一栅极绝缘层3和所述第一电容极板81形成所述第一电容130，所述第二栅极42、所述第一栅极绝缘层3和所述第二电容极板82形成所述第二电容140。
[0088] 请参阅图7所示，本实施例中，在所述制作第二金属层7步骤之后还包括步骤：
[0089] S6、制作钝化层9，在所述第二金属层7上制作钝化层9；
[0090] S7、制作平坦层10，在所述钝化层9上制作平坦层10；
[0091] S8、制作阳极层11，在所述平坦层10上制作阳极层11，所述阳极层11与所述第二漏极74电连接；所述阳极层11优选为透明电极，所述阳极层11的材料包括氧化铟锡(ITO)或纳米银；
[0092] S9、制作像素定义层12，在所述阳极层11上制作像素定义层12；以及
[0093] S10、制作发光层13，在所述像素定义层12上制作发光层13，所述发光层13与所述阳极层11电连接。
[0094] 本发明的优点在于，提供一种阵列基板及其制造方法，通过在一个阵列基板的显示区采用低温多晶硅薄膜晶体管单元电路结构，在阵列基板行驱动区采用单独驱动的低温多晶硅薄膜晶体管单元和金属氧化物薄膜晶体管单元构成的CMOS电路结构，实现了超窄边框，并且本发明低温多晶硅薄膜晶体管单元和金属氧化物薄膜晶体管单元制程相兼容，简化了工艺、生产成本低。
[0095] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
