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三维 半导体 存储器件

阅读：903发布：2020-05-08

专利汇可以提供三维半导体存储器件专利检索，专利查询，专利分析的服务。并且一种三维半导体存储器件包括：在衬底上的电极结构，电极结构包括在垂直于衬底的顶表面的第一方向上堆叠的栅电极；垂直半导体图案，穿透电极结构并连接到衬底；以及数据存储图案，在电极结构和垂直半导体图案之间。数据存储图案包括顺序堆叠的第一绝缘图案、第二绝缘图案和第三绝缘图案。第一至第三绝缘图案的每个包括沿平行于衬底的顶表面的第二方向延伸的水平部分。第一、第二和第三绝缘图案的水平部分在第一方向上顺序地堆叠。第一绝缘图案的水平部分和第三绝缘图案的水平部分中的至少一个在第二方向上突出超过第二绝缘图案的水平部分的侧壁。，下面是三维半导体存储器件专利的具体信息内容。

权利要求

1.一种三维半导体存储器件，包括：
衬底；
在所述衬底上的电极结构，所述电极结构包括在第一方向上堆叠的栅电极，所述第一方向垂直于所述衬底的顶表面；
垂直半导体图案，穿透所述电极结构并且连接到所述衬底；以及
数据存储图案，在所述电极结构和所述垂直半导体图案之间，
其中所述数据存储图案包括第一绝缘图案、第二绝缘图案和第三绝缘图案，所述第一绝缘图案至所述第三绝缘图案顺序地堆叠，
所述第一绝缘图案至所述第三绝缘图案的每个包括沿第二方向延伸的水平部分，所述第二方向平行于所述衬底的所述顶表面，
所述第一绝缘图案的所述水平部分、所述第二绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分在所述第一方向上顺序地堆叠，以及
在所述第二方向上，所述第一绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分中的至少一个突出超过所述第二绝缘图案的所述水平部分的侧壁。
2.根据权利要求1所述的三维半导体存储器件，其中所述第一绝缘图案至所述第三绝缘图案的每个包括沿所述第一方向从所述水平部分延伸的垂直部分，以及所述第二绝缘图案的所述垂直部分在所述第一绝缘图案的所述垂直部分和所述第三绝缘图案的所述垂直部分之间。
3.根据权利要求2所述的三维半导体存储器件，其中所述第一绝缘图案的所述垂直部分在所述电极结构和所述第二绝缘图案的所述垂直部分之间，以及
所述第三绝缘图案的所述垂直部分设置在所述垂直半导体图案和所述第二绝缘图案的所述垂直部分之间。
4.根据权利要求2所述的三维半导体存储器件，其中所述垂直半导体图案包括：
下半导体图案，穿透所述电极结构的下部并且连接到所述衬底；以及
上半导体图案，穿透所述电极结构的上部并且连接到所述下半导体图案，其中在所述第一方向上，所述第一绝缘图案的所述水平部分、所述第二绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分顺序地堆叠在所述下半导体图案的顶表面上。
5.根据权利要求4所述的三维半导体存储器件，其中所述第一绝缘图案的所述水平部分与所述下半导体图案相邻，
其中所述第三绝缘图案的所述水平部分与所述下半导体图案间隔开且所述第一绝缘图案的所述水平部分在所述下半导体图案和所述第三绝缘图案的所述水平部分之间，以及所述第二绝缘图案的所述水平部分在所述第一绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分之间。
6.根据权利要求5所述的三维半导体存储器件，其中所述上半导体图案接触所述第一绝缘图案至所述第三绝缘图案的所述水平部分的侧壁。
7.根据权利要求5所述的三维半导体存储器件，其中在所述第二方向上，所述第一绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分的每个突出超过所述第二绝缘图案的所述水平部分的所述侧壁，以及
所述上半导体图案在所述第一绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分之间延伸，并且接触所述第二绝缘图案的所述水平部分的所述侧壁。
8.根据权利要求1所述的三维半导体存储器件，其中所述第二绝缘图案的所述水平部分设置在所述第一绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分之间，在所述第二方向上，所述第一绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分的每个突出超过所述第二绝缘图案的所述水平部分的所述侧壁，以及所述垂直半导体图案在所述第一绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分之间延伸，并且接触所述第二绝缘图案的所述水平部分的所述侧壁。
9.根据权利要求1所述的三维半导体存储器件，其中所述第二绝缘图案的所述水平部分的所述侧壁包括凹表面，该凹表面具有朝向所述第二绝缘图案的内部的凹陷。
10.根据权利要求9所述的三维半导体存储器件，其中所述第一绝缘图案的所述水平部分包括凸起的侧壁，该凸起的侧壁朝向所述第一绝缘图案的外部突出，以及在所述第二方向上，所述第一绝缘图案的所述水平部分的所述侧壁的下边缘突出超过所述第一绝缘图案的所述水平部分的所述侧壁的上边缘。
11.根据权利要求1所述的三维半导体存储器件，其中所述第二绝缘图案的所述水平部分的所述侧壁包括倾斜表面。
12.根据权利要求1所述的三维半导体存储器件，其中在所述第一绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分之中，所述第一绝缘图案的所述水平部分更靠近所述衬底的所述顶表面，
其中所述第一绝缘图案的所述水平部分的侧壁包括第一倾斜表面，
所述第二绝缘图案的所述水平部分的所述侧壁包括第二倾斜表面，以及所述第一倾斜表面和所述第二倾斜表面在彼此相反的方向上从垂直于所述衬底的所述顶表面的法线倾斜。
13.根据权利要求12所述的三维半导体存储器件，其中所述第三绝缘图案的所述水平部分的侧壁包括第三倾斜表面，以及
所述第三倾斜表面和所述第二倾斜表面在相同的方向上从所述法线倾斜。
14.根据权利要求13所述的三维半导体存储器件，其中所述第二倾斜表面和所述第三倾斜表面在所述第二方向上从所述法线倾斜，以及
其中所述第一倾斜表面在与所述第二方向相反的方向上从所述法线倾斜。
15.根据权利要求13所述的三维半导体存储器件，其中所述第二倾斜表面与所述第三倾斜表面对准。
16.根据权利要求1所述的三维半导体存储器件，其中在所述第一绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分之中，所述第一绝缘图案的所述水平部分更靠近所述衬底的所述顶表面，
所述第二绝缘图案的所述水平部分在所述第一绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分之间，
在所述第二方向上，所述第一绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分的每个突出超过所述第二绝缘图案的所述水平部分的所述侧壁，以及所述第一绝缘图案的所述水平部分比所述第三绝缘图案的所述水平部分突出更多。
17.根据权利要求1所述的三维半导体存储器件，其中在所述第二方向上，所述第一绝缘图案的所述水平部分和所述第三绝缘图案的所述水平部分的每个突出超过所述第二绝缘图案的所述水平部分的所述侧壁，
所述第一绝缘图案的所述水平部分的侧壁包括倾斜表面，以及
所述倾斜表面在与所述第二方向相反的方向上从垂直于所述衬底的所述顶表面的法线倾斜。
18.根据权利要求1所述的三维半导体存储器件，其中所述第二绝缘图案包括相对于所述第一绝缘图案和所述第三绝缘图案具有蚀刻选择性的材料。
19.一种三维半导体存储器件，包括：
衬底；
在所述衬底上的电极结构，所述电极结构包括在垂直于所述衬底的顶表面的第一方向上堆叠的栅电极；
垂直半导体图案，穿透所述电极结构并且连接到所述衬底；
沿所述第一方向延伸的第一绝缘图案，所述第一绝缘图案在所述电极结构和所述垂直半导体图案之间；以及
沿所述第一方向延伸的第二绝缘图案，所述第二绝缘图案在所述第一绝缘图案和所述垂直半导体图案之间，
其中所述第一绝缘图案和所述第二绝缘图案的每个包括沿第二方向延伸的水平部分，所述第二方向平行于所述衬底的所述顶表面，
所述第一绝缘图案的所述水平部分在所述衬底和所述第二绝缘图案的所述水平部分之间，以及
所述第一绝缘图案的所述水平部分在所述第二方向上突出超过所述第二绝缘图案的所述水平部分的侧壁。
20.根据权利要求19所述的三维半导体存储器件，其中所述第二绝缘图案包括相对于所述第一绝缘图案具有蚀刻选择性的材料。
21.根据权利要求19所述的三维半导体存储器件，还包括：
沿所述第一方向延伸的第三绝缘图案，所述第三绝缘图案在所述第二绝缘图案和所述垂直半导体图案之间，
其中所述第三绝缘图案包括沿所述第二方向延伸的水平部分，
所述第三绝缘图案的所述水平部分在所述第二绝缘图案的所述水平部分上，以及所述第三绝缘图案的所述水平部分在所述第二方向上突出超过所述第二绝缘图案的所述水平部分的所述侧壁。
22.根据权利要求21所述的三维半导体存储器件，其中所述第一绝缘图案的所述水平部分具有从所述第二绝缘图案的所述水平部分的所述侧壁开始的第一突出长度，所述第三绝缘图案的所述水平部分具有从所述第二绝缘图案的所述水平部分的所述侧壁开始的第二突出长度，以及
所述第一突出长度不同于所述第二突出长度。
23.根据权利要求22所述的三维半导体存储器件，其中所述第一突出长度大于所述第二突出长度。
24.根据权利要求21所述的三维半导体存储器件，其中所述第二绝缘图案的所述水平部分的所述侧壁和所述第三绝缘图案的所述水平部分的侧壁的每个包括倾斜表面，以及所述第二绝缘图案的所述水平部分的所述倾斜表面和所述第三绝缘图案的所述水平部分的所述倾斜表面在相同的方向上从垂直于所述衬底的所述顶表面的法线倾斜。
25.根据权利要求19所述的三维半导体存储器件，其中所述第二绝缘图案的所述水平部分的所述侧壁包括凹表面，该凹表面朝向所述第二绝缘图案的内部凹入。

说明书全文

三维半导体 存储器件

技术领域

[0001] 发明构思的实施方式涉及半导体存储器件，更具体地，涉及具有三维排列的存储单元的三维(3D)半导体存储器件。

背景技术

[0002] 半导体器件已被高度集成，提供了优异性能和低制造成本。半导体器件的集成密度直接影响半导体器件的成本，并可带来对高度集成的半导体器件的需求。典型二维(2D)半导体器件，例如，平面半导体器件的集成密度可以主要由单位存储单元占据的面积确定。因此，典型2D半导体器件或平面半导体器件的集成密度可极大地受到形成精细图案的技术影响。然而，因为需要极其昂贵的设备，例如，浸没式光刻和/或极紫外光刻(EUV)来形成精细图案，所以2D半导体器件的集成密度继续增加，但仍然存在挑战。

[0003] 已经开发了包括三维排列的存储单元的三维(3D)半导体器件来克服这些限制中的至少一些。然而，3D半导体器件的每比特成本与2D半导体器件的每比特成本相比可以是昂贵的，因而期望开发能够降低每比特成本并提高可靠性的工艺技术。

发明内容

[0004] 发明构思的实施方式可以提供能够减少或最少化缺陷的3D半导体存储器件。

[0005] 发明构思的实施方式也可以提供能够简化制造工艺的3D半导体存储器件。

[0006] 在一些示例实施方式中，一种3D半导体存储器件可以包括：衬底；在衬底上的电极结构，电极结构包括在第一方向上堆叠的栅电极，第一方向垂直于衬底的顶表面；垂直半导体图案，穿透电极结构并连接到衬底；以及数据存储图案，在电极结构和垂直半导体图案之间。数据存储图案包括第一绝缘图案、第二绝缘图案和第三绝缘图案，第一至第三绝缘图案顺序地堆叠。第一至第三绝缘图案的每个包括沿第二方向延伸的水平部分，第二方向平行于衬底的顶表面。第一绝缘图案的水平部分、第二绝缘图案的水平部分和第三绝缘图案的水平部分在第一方向上顺序地堆叠。在第二方向上，第一绝缘图案的水平部分和第三绝缘图案的水平部分中的至少一个突出超过第二绝缘图案的水平部分的侧壁。

[0007] 在一些示例实施方式中，一种3D半导体存储器件可以包括：衬底；在衬底上的电极结构，电极结构包括在垂直于衬底的顶表面的第一方向上堆叠的栅电极；垂直半导体图案，穿透电极结构并连接到衬底；沿第一方向延伸的第一绝缘图案，第一绝缘图案在电极结构和垂直半导体图案之间；以及沿第一方向延伸的第二绝缘图案，第二绝缘图案在第一绝缘图案和垂直半导体图案之间。第一绝缘图案和第二绝缘图案的每个包括沿第二方向延伸的水平部分，第二方向平行于衬底的顶表面。第一绝缘图案的水平部分在衬底和第二绝缘图案的水平部分之间。第一绝缘图案的水平部分在第二方向上突出超过第二绝缘图案的水平部分的侧壁。附图说明

[0008] 发明构思将由附图和随附的详细描述变得更加明显。

[0009] 图1是示出根据发明构思的一些示例实施方式的三维(3D)半导体存储器件的单元阵列的示意性电路图。

[0010] 图2是示出根据发明构思的一些示例实施方式的3D半导体存储器件的俯视图。

[0011] 图3是沿图2的线I-I'截取的剖视图。

[0012] 图4是图3的部分“A”的放大视图。

[0013] 图5A是图4的部分“B”的放大视图。

[0014] 图5B至5G是与图4的部分“B”对应以示出根据发明构思的一些示例实施方式的3D半导体存储器件的部分的放大剖视图。

[0015] 图6至14是与图2的线I-I'对应以示出根据发明构思的一些示例实施方式的制造3D半导体存储器件的方法的剖视图。

具体实施方式

[0016] 在下文中，将参照附图详细描述发明构思的示例实施方式。

[0017] 图1是示出根据发明构思的一些示例实施方式的三维(3D)半导体存储器件的单元阵列的示意性电路图。

[0018] 参照图1，根据一些示例实施方式的3D半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL、以及连接在公共源极线CSL和位线BL之间的多个单元串CSTR。

[0019] 公共源极线CSL可以是或者可以包括设置在衬底上的导电层，例如，形成在衬底内的掺杂剂区域。位线BL可以是或者可以包括与衬底垂直间隔开的导电图案(例如，金属线)。位线BL可以二维地排列，并且多个单元串CSTR可以并联连接到每个位线BL。单元串CSTR可以共同连接到公共源极线CSL。例如，单元串CSTR可以设置在位线BL和一个公共源极线CSL之间。在一些示例实施方式中，公共源极线CSL可以被提供为多个，并且所述多个公共源极线CSL可以二维地排列。因此，相同的电压可以被施加到所述多个公共源极线CSL，或者作为选择地，公共源极线CSL可以彼此独立地被电控制。

[0020] 每个单元串CSTR可以包括连接到公共源极线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及插置在地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以彼此串联连接。例如，它们可以按地选择晶体管GST、存储单元晶体管MCT和串选择晶体管的顺序串联连接。

[0021] 公共源极线CSL可以共同连接到地选择晶体管GST的源极。设置在公共源极线CSL和位线BL之间的地选择线GSL、多个字线WL0至WL3和串选择线SSL可以分别用作地选择晶体管GST的栅电极、存储单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可以包括数据存储元件。

[0022] 图2是示出根据发明构思的一些示例实施方式的3D半导体存储器件的俯视图。图3是沿图2的线I-I'截取的剖视图。图4是图3的部分“A”的放大视图，图5A是图4的部分“B”的放大视图。

[0023] 参照图2和3，电极结构ST可以提供在衬底100上。衬底100可以是或者可以包括半导体衬底(例如，硅衬底、锗衬底或硅锗衬底)。电极结构ST可以包括在垂直于衬底100的顶表面100U的第一方向D1上堆叠，例如，交替且重复堆叠的多个绝缘层110及多个栅电极150L、150和150U。多个栅电极150L、150和150U可以包括在衬底100上的地选择栅电极150L、在地选择栅电极150L上的串选择栅电极150U、以及堆叠在地选择栅电极150L和串选择栅电极150U之间的单元栅电极150。多个栅电极150L、150和150U可以通过插置在其间的绝缘层
110彼此分开。电极结构ST还可以包括设置在地选择栅电极150L和衬底100之间的下绝缘层
102。下绝缘层102可以比绝缘层110薄。下绝缘层102和绝缘层110的每个的厚度可以沿第一方向D1被测量。绝缘层110中最上面的绝缘层可以堆叠在串选择栅电极150U上。

[0024] 例如，每个绝缘层110可以包括硅氧化物(SiO2)层、硅碳化物(SiC)层、硅氮氧化物(SiOxNy)层和硅氮化物(Si3N4)层中的至少一种。例如，下绝缘层102可以包括硅氧化物层、硅氮化物层和高k 电介质层(例如，铝氧化物层和/或铪氧化物层)中的至少一种。例如，多个栅电极150L、150和150U可以包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨、铜和/或铝)、导电金属氮化物(例如，钛氮化物和/或钽氮化物)和过渡金属(例如，钛和/或钽)中的至少一种。

[0025] 串选择栅电极150U可以包括彼此横向间隔开的一对串选择栅电极150U1和150U2。该对串选择栅电极150U1和150U2可以在平行于衬底100的顶表面的第二方向D2上彼此间隔开。隔离绝缘图案165可以设置在该对串选择栅电极150U1和150U2之间。该对串选择栅电极
150U1和150U2可以通过插置在其间的隔离绝缘图案165而彼此隔离。隔离绝缘图案165可以包括绝缘材料(例如，硅氧化物)。

[0026] 当在俯视图中看时，电极结构ST可以具有沿第三方向D3延伸的线形状，例如，直线形状。第三方向D3可以平行于衬底100的顶表面100U，并且可以交叉，例如，垂直地交叉第二方向D2。例如，地选择栅电极150L、单元栅电极150和串选择栅电极150U的每个可以具有沿第三方向D3延伸的线形状，例如，直线形状。当串选择栅电极150U包括一对串选择栅电极150U1和150U2时，该对串选择栅电极150U1和150U2可以沿第三方向D3延伸，并且可以在第二方向D2上彼此间隔开。隔离绝缘图案165可以具有在该对串选择栅电极150U1和150U2之间沿第三方向D3延伸的线形状，例如，直线形状。

[0027] 垂直半导体图案VS可以提供在衬底100上。每个垂直半导体图案VS可以沿第一方向D1延伸以穿透电极结构ST。每个垂直半导体图案VS的端部(例如，底端部)可以设置在衬底100中，并且可以连接到衬底100。当在俯视图中看时，垂直半导体图案VS可以沿一个方向排列成排和/或成Z字形形式。例如，垂直半导体图案VS可以沿第三方向D3排列成Z字形形式。

[0028] 每个垂直半导体图案VS可以包括穿透电极结构ST的下部从而连接到衬底100的下半导体图案LSP、以及穿透电极结构ST的上部从而连接到下半导体图案LSP的上半导体图案USP。下半导体图案LSP可以穿透地选择栅电极150L，并且上半导体图案USP可以穿透单元栅电极150和串选择栅电极150U。

[0029] 下半导体图案LSP可以包括使用衬底100作为籽晶而形成的同质外延和/或异质外延图案。下半导体图案LSP可以包括具有单晶或多晶结构的半导体材料，并且可以具有与衬底100相同的导电类型。在一些示例实施方式中，下半导体图案LSP可以穿透衬底100的一部分，并且可以与衬底100的内表面接触。下半导体图案LSP可以具有柱形状。

[0030] 参照图4，例如，上半导体图案USP可以具有中空管形状或通心粉形状。上半导体图案USP的底端可以处于闭合状态。上半导体图案USP的内部空间可以用填充绝缘图案140填充。上半导体图案USP的底表面USP_L可以位于比下半导体图案LSP的顶表面LSP_U低的高度处。这里，术语“高度”可以意思是沿第一方向D1从衬底100的顶表面100U起测量的距离。上半导体图案USP的端部(例如，底端部)可以插入下半导体图案LSP中。上半导体图案USP可以包括诸如硅(Si)、锗(Ge)或其化合物的半导体材料。作为选择地或另外地，上半导体图案USP可以包括用掺杂剂掺杂或包含掺杂剂的半导体材料，或者作为选择地可以包括不用掺杂剂掺杂或不包含掺杂剂的本征半导体材料。上半导体图案USP可以包括具有单晶结构、非晶结构和多晶结构中的至少一种的半导体材料。填充绝缘图案140可以包括例如硅氧化物。

[0031] 参照图3和4，数据存储图案130可以设置在电极结构ST和每个垂直半导体图案VS之间。数据存储图案130可以具有拥有敞开的顶端和底端的管形状或通心粉形状，并且可以围绕每个垂直半导体图案VS。数据存储图案130可以设置在上半导体图案USP和电极结构ST之间，并且可以围绕上半导体图案USP的侧壁。数据存储图案130的底表面可以与下半导体图案LSP的顶表面LSP_U接触。

[0032] 数据存储图案130可以是或者可以包括NAND闪速存储器件的数据存储层。数据存储图案130可以包括顺序堆叠的第一绝缘图案130a、第二绝缘图案130b和第三绝缘图案130c。第一绝缘图案130a可以设置在电极结构ST和每个垂直半导体图案VS之间，第三绝缘图案130c可以设置在第一绝缘图案130a和每个垂直半导体图案VS之间。第二绝缘图案130b可以设置在第一绝缘图案130a和第三绝缘图案130c之间。第二绝缘图案130b可以是或者可以包括电荷存储层，并且可以包括例如陷阱绝缘层、浮置栅电极或导电纳米点。例如，第二绝缘图案130b可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层和层叠陷阱层中的至少一个。第一绝缘图案130a可以包括这样的材料，其能带隙大于第二绝缘图案
130b的能带隙。第一绝缘图案130a可以是或者可以包括阻挡绝缘层，并且可以包括例如高k电介质层(例如，铝氧化物层和/或铪氧化物层)和/或硅氧化物层。第三绝缘图案130c可以包括这样的材料，其能带隙大于第二绝缘图案130b的能带隙。第三绝缘图案130c可以是隧道绝缘层，并且可以包括例如硅氧化物层。第二绝缘图案130b可以包括相对于第一绝缘图案130a和第三绝缘图案130c具有蚀刻选择性的材料。

[0033] 参照图4和5A，第一至第三绝缘图案130a、130b和130c的每个可以分别包括沿第二方向D2延伸的水平部分HPa、HPb和HPc、以及分别从水平部分HPa、HPb和HPc中的相应水平部分沿第一方向D1延伸的垂直部分VPa、VPb和VPc。第一绝缘图案130a的水平部分HPa、第二绝缘图案130b的水平部分HPb和第三绝缘图案130c的水平部分HPc可以在第一方向D1上堆叠，例如，顺序地堆叠在下半导体图案LSP的上表面LSP_U上。第一绝缘图案130a的水平部分HPa可以与下半导体图案LSP相邻，并且第三绝缘图案130c的水平部分HPc可以与下半导体图案LSP间隔开且第一绝缘图案130a的水平部分HPa插置在它们之间。第二绝缘图案130b的水平部分HPb可以设置在第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc之间。第一绝缘图案130a的水平部分HPa可以与下半导体图案LSP的顶表面LSP_U接触。

[0034] 第一绝缘图案130a的垂直部分VPa可以设置在上半导体图案USP和电极结构ST之间，并且第三绝缘图案130c的垂直部分VPc可以设置在上半导体图案USP和第一绝缘图案130a的垂直部分VPa之间。第二绝缘图案130b的垂直部分VPb可以设置在第一绝缘图案130a的垂直部分VPa和第三绝缘图案130c的垂直部分VPc之间。第三绝缘图案130c的垂直部分VPc可以与上半导体图案USP接触。上半导体图案USP可以覆盖第三绝缘图案130c的水平部分HPc的顶表面，并且可以延伸为覆盖和/或接触第一至第三绝缘图案130a、130b和130c的水平部分HPa、HPb和HPc的侧壁SSa、SSb和SSc。

[0035] 第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc中的至少一个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。在一些示例实施方式中，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc的每个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。第一绝缘图案130a的水平部分HPa可以具有从第二绝缘图案130b的水平部分HPb的侧壁SSb开始测量的第一突出长度PL1，并且第三绝缘图案130c的水平部分HPc可以具有从第二绝缘图案130b的水平部分HPb的侧壁SSb开始测量的第二突出长度PL2。在一些示例实施方式中，第一突出长度PL1和第二突出长度PL2可以基本上彼此相等。上半导体图案USP可以在第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc之间延伸，从而与第二绝缘图案130b的水平部分HPb的侧壁SSb接触。

[0036] 再参照图2和3，导电垫160可以提供在每个垂直半导体图案VS上。导电垫160可以覆盖填充绝缘图案140的顶表面和上半导体图案USP的最顶表面。导电垫160可以包括导电材料和/或包含掺杂剂例如用掺杂剂掺杂的半导体材料。数据存储图案130可以从上半导体图案USP的侧壁延伸到导电垫160的侧壁上。数据存储图案130可以围绕导电垫160的侧壁，并且数据存储图案130的最顶表面可以位于与导电垫160的顶表面基本相同的高度处。

[0037] 栅极电介质图案172可以设置在地选择栅电极150L和下半导体图案LSP之间。例如，栅极电介质图案172可以包括硅氧化物层。栅极电介质图案172可以通过氧化，例如，热氧化和/或用原位水汽生成(ISSG)氧化下半导体图案LSP的一部分而形成。

[0038] 水平绝缘体175可以提供在栅电极150L、150和150U的每个的顶表面及底表面上。水平绝缘体175可以在串选择栅电极150U和单元栅电极150的每个与数据存储图案130之间或在栅极电介质图案172与地选择栅电极150L之间延伸。水平绝缘体175可以由单层或多层形成。在一些示例实施方式中，水平绝缘体175可以包括电荷陷阱型闪速存储晶体管的阻挡绝缘层(例如，高k电介质层)。

[0039] 公共源极插塞180可以分别提供在电极结构ST的两侧，并且可以连接到衬底100。公共源极插塞180可以沿第三方向D3延伸，并且可以在第二方向D2上彼此间隔开且电极结构ST插置在其间。电极结构ST可以设置在彼此相邻的公共源极区域170之间的衬底100上。
公共源极区域170可以提供在电极结构ST两侧的衬底100中，并且可以沿第三方向D3延伸。
公共源极区域170可以在第二方向D2上彼此间隔开且电极结构ST插置在其间。公共源极区域170可以是衬底100的用掺杂剂掺杂的部分。公共源极插塞180可以分别连接到公共源极区域170。侧壁绝缘间隔物185可以分别提供在电极结构ST的两个侧壁上。每个侧壁绝缘间隔物185可以设置在电极结构ST和每个公共源极插塞180之间，并且可以与衬底100或每个公共源极区域170接触。公共源极插塞180可以包括导电材料，并且侧壁绝缘间隔物185可以包括例如硅氮化物。

[0040] 盖绝缘层190可以提供在电极结构ST上，并且可以覆盖电极结构ST的顶表面和导电垫160的顶表面。盖绝缘层190的顶表面可以位于与公共源极插塞180的顶表面基本相同的高度处。层间绝缘层195可以提供在盖绝缘层190上，并且可以覆盖公共源极插塞180的顶表面。盖绝缘层190和层间绝缘层195可以包括绝缘材料(例如，硅氧化物)。第一接触192可以提供在导电垫160上。第一接触192可以穿透盖绝缘层190从而连接到导电垫160。第二接触197可以穿透层间绝缘层195从而连接到第一接触192。第一接触192和第二接触197可以包括导电材料。位线200可以提供在层间绝缘层195上。位线200可以沿第二方向D2延伸，并且可以在第三方向D3上彼此间隔开。垂直半导体图案VS可以包括不连接到第一接触192和第二接触197的虚设垂直半导体图案DVS。除虚设垂直半导体图案DVS以外，其它垂直半导体图案VS的每个可以通过第一接触192和第二接触197电连接到位线200中的对应位线。位线200可以包括导电材料。

[0041] 图5B是与图4的部分“B”对应以示出根据发明构思的一些示例实施方式的3D半导体存储器件的一部分的放大剖视图。在下文中，为了说明的容易和方便，将主要提及与参照图2至4及5A描述的实施方式的不同之处。

[0042] 参照图4和5B，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc中的至少一个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。在一些示例实施方式中，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc的每个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。第一绝缘图案130a的水平部分HPa可以具有从第二绝缘图案130b的水平部分HPb的侧壁SSb开始测量的第一突出长度PL1，并且第三绝缘图案130c的水平部分HPc可以具有从第二绝缘图案130b的水平部分HPb的侧壁SSb开始测量的第二突出长度PL2。在一些示例实施方式中，第一突出长度PL1可以不同于，例如，大于第二突出长度PL2。例如，第一绝缘图案130a的水平部分HPa可以比第三绝缘图案130c的水平部分HPc突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb更多。上半导体图案USP可以在第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc之间延伸，从而与第二绝缘图案130b的水平部分HPb的侧壁SSb接触。

[0043] 图5C是与图4的部分“B”对应以示出根据发明构思的一些示例实施方式的3D半导体存储器件的一部分的放大剖视图。在下文中，为了说明的容易和方便，将主要提及与参照图2至4及5A描述的示例实施方式的不同之处。

[0044] 参照图4和5C，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc中的至少一个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。在一些示例实施方式中，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc的每个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。根据一些示例实施方式，第三绝缘图案130c的水平部分HPc的侧壁SSc可以包括朝向第三绝缘图案130c的外部突出的凸表面，并且第二绝缘图案130b的水平部分HPb的侧壁SSb可以包括朝向第二绝缘图案130b的内部凹入的凹表面。第一绝缘图案130a的水平部分HPa的侧壁SSa的至少一部分可以包括朝向第一绝缘图案130a的外部突出的凸表面。上半导体图案USP可以在第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc之间延伸，从而与第二绝缘图案130b的水平部分HPb的侧壁SSb接触。

[0045] 图5D是与图4的部分“B”对应以示出根据发明构思的一些示例实施方式的3D半导体存储器件的一部分的放大剖视图。在下文中，为了说明的容易和方便，将主要提及与参照图2至4及5A描述的示例实施方式的不同之处。

[0046] 参照图4和5D，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc中的至少一个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。在一些示例实施方式中，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc的每个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。根据一些示例实施方式，第一绝缘图案130a的水平部分HPa的侧壁SSa可以包括第一倾斜表面S1，并且第二绝缘图案130b的水平部分HPb的侧壁SSb可以包括第二倾斜表面S2。第一倾斜表面S1和第二倾斜表面S2可以在彼此相反的方向上从垂直于衬底100的顶表面100U的法线100a倾斜。例如，第二倾斜表面S2可以在第二方向D2上从法线100a倾斜，并且第一倾斜表面S1可以在与第二方向D2相反的方向上从法线100a倾斜。第三绝缘图案130c的水平部分HPc的侧壁SSc可以包括第三倾斜表面S3。第三倾斜表面S3和第二倾斜表面S2可以在相同的方向上从法线100a倾斜。例如，第三倾斜表面S3可以在第二方向D2上从法线100a倾斜。第二倾斜表面S2可以与第三倾斜表面S3对准。第一倾斜表面S1可以在第二方向D2上从第二倾斜表面S2偏移。上半导体图案USP可以在第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc之间延伸，从而与第二绝缘图案130b的水平部分HPb的侧壁SSb接触。

[0047] 图5E是与图4的部分“B”对应以示出根据发明构思的一些示例实施方式的3D半导体存储器件的一部分的放大剖视图。在下文中，为了说明的容易和方便，将主要提及与参照图2至4及5A描述的示例实施方式的不同之处。

[0048] 参照图4和5E，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc中的至少一个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。在一些示例实施方式中，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc的每个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。根据一些示例实施方式，如参照图4和5D所述，第一倾斜表面S1和第二倾斜表面S2可以在彼此相反的方向上从法线100a倾斜，并且第三倾斜表面S3和第二倾斜表面S2可以在相同的方向上从法线100a倾斜。例如，第二倾斜表面S2可以在第二方向D2上从法线100a倾斜，并且第一倾斜表面S1可以在与第二方向D2相反的方向上从法线100a倾斜。第三倾斜表面S3可以在第二方向D2上从法线100a倾斜。

[0049] 第三倾斜表面S3可以在第二方向D2上从第二倾斜表面S2偏移。第三绝缘图案130c的水平部分HPc的底表面BSS可以设置在第二倾斜表面S2和第三倾斜表面S3之间。第三绝缘图案130c的水平部分HPc的底表面BSS可以基本上平行于衬底100的顶表面100U。第一倾斜表面S1可以在第二方向D2上从第二倾斜表面S2偏移。第一绝缘图案130a的水平部分HPa的顶表面TSS可以设置在第一倾斜表面S1和第二倾斜表面S2之间。第一绝缘图案130a的水平部分HPa的顶表面TSS可以基本上平行于衬底100的顶表面100U。

[0050] 图5F是与图4的部分“B”对应以示出根据发明构思的一些示例实施方式的3D半导体存储器件的一部分的放大剖视图。在下文中，为了说明的容易和方便，将主要提及与参照图2至4及5A的示例实施方式的不同之处。

[0051] 参照图4和5F，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc中的至少一个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。在一些示例实施方式中，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc的每个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。根据一些示例实施方式，第一绝缘图案130a的水平部分HPa的侧壁SSa可以包括第一倾斜表面S1。第一倾斜表面S1可以在与第二方向D2相反的方向上从垂直于衬底100的顶表面100U的法线100a倾斜。作为选择地或另外地，第一倾斜表面S1可以是或者可以包括朝向第一绝缘图案130a的水平部分HPa的外部凸起的弯曲表面。第三绝缘图案130c的水平部分HPc的侧壁SSc可以在第二方向D2上从第二绝缘图案130b的水平部分HPb的侧壁SSb偏移。第三绝缘图案130c的水平部分HPc的底表面BSS可以设置在第三绝缘图案130c的水平部分HPc的侧壁SSc和第二绝缘图案130b的水平部分HPb的侧壁SSb之间。第三绝缘图案130c的水平部分HPc的底表面BSS可以基本上平行于衬底100的顶表面100U。

[0052] 上半导体图案USP可以在第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc之间延伸，从而与第二绝缘图案130b的水平部分HPb的侧壁SSb接触。

[0053] 图5G是与图4的部分“B”对应以示出根据发明构思的一些示例实施方式的3D半导体存储器件的一部分的放大剖视图。在下文中，为了说明的容易和方便，将主要提及与参照图2至4及5A描述的示例实施方式的不同之处。

[0054] 参照图4和5G，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc的每个可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。第二绝缘图案130b的水平部分HPb的侧壁SSb可以包括朝向第二绝缘图案130b的内部凹入的凹表面，并且第三绝缘图案130c的水平部分HPc的侧壁SSc可以包括朝向第三绝缘图案130c的外部突出的凸表面。第一绝缘图案130a的水平部分HPa的侧壁SSa的至少一部分可以包括朝向第一绝缘图案130a的外部突出的凸表面。

[0055] 根据一些示例实施方式，第三绝缘图案130c的水平部分HPc的侧壁SSc的下边缘E3a可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb的上边缘E2b，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb的上边缘E2b延伸得更远。作为选择地，与图5G不同，第三绝缘图案130c的水平部分HPc的侧壁SSc的下边缘E3a可以与第二绝缘图案130b的水平部分HPb的侧壁SSb的上边缘E2b重叠。第三绝缘图案130c的水平部分HPc的侧壁SSc的上边缘E3b可以在第二方向D2上突出超过第三绝缘图案130c的水平部分HPc的侧壁SSc的下边缘E3a，例如，比第三绝缘图案130c的水平部分HPc的侧壁SSc的下边缘E3a延伸得更远。在一些示例实施方式中，第一绝缘图案130a的水平部分HPa的侧壁SSa的上边缘E1b可以在第二方向D2上从第二绝缘图案130b的水平部分HPb的侧壁SSb的下边缘E2a突出。在某些实施方式中，与图5G不同，第一绝缘图案130a的水平部分HPa的侧壁SSa的上边缘E1b可以与第二绝缘图案130b的水平部分HPb的侧壁SSb的下边缘E2a重叠。第一绝缘图案130a的水平部分HPa的侧壁SSa的下边缘E1a可以在第二方向D2上突出超过第一绝缘图案130a的水平部分HPa的侧壁SSa的上边缘E1b，例如，比第一绝缘图案130a的水平部分HPa的侧壁SSa的上边缘E1b延伸得更远。

[0056] 图6至14是与图2的线I-I'对应以示出根据发明构思的一些示例实施方式的制造3D半导体存储器件的方法的剖视图。在下文中，为了说明的容易和方便，将省略或者简要提及对与参照图2至4及5A至5G所述相同的技术特征的描述。

[0057] 参照图2和6，薄层结构TS可以在衬底100上形成。薄层结构TS可以包括在衬底100上的下绝缘层102、以及交替且重复地堆叠在下绝缘层102上的牺牲层112和绝缘层110。在一些示例实施方式中，下绝缘层102可以包括通过热氧化工艺和/或沉积技术而形成的硅氧化物层。在一些示例实施方式中，牺牲层112的厚度可以彼此相等。在某些实施方式中，牺牲层112中最下面的牺牲层可以比牺牲层112中堆叠在最下面的牺牲层上的其它牺牲层厚。在某些实施方式中，牺牲层112中最上面的牺牲层可以比牺牲层112中提供在最上面的牺牲层下方的其它牺牲层厚。绝缘层110的厚度可以彼此相等，或者绝缘层110中最下面的绝缘层可以比堆叠在其上的其它绝缘层110厚。下绝缘层102可以比牺牲层112和绝缘层110薄。

[0058] 牺牲层112和绝缘层110的每个可以使用例如热化学气相沉积(热CVD)工艺、等离子体增强CVD工艺、物理CVD工艺和原子层沉积(ALD)工艺中的至少一种而形成。在一些示例实施方式中，牺牲层112可以包括相对于绝缘层110具有蚀刻选择性的材料。例如，每个牺牲层112可以包括硅层、硅氧化物层、硅碳化物层、硅氮氧化物层和硅氮化物层中的至少一个。每个绝缘层110可以包括硅氧化物层、硅碳化物层、硅氮氧化物层和硅氮化物层中的至少一个。这里，绝缘层110可以包括与牺牲层112的材料不同的材料。在一些示例实施方式中，每个牺牲层112可以由硅氮化物层形成，并且每个绝缘层110可以由硅氧化物层形成。在某些实施方式中，牺牲层112可以由导电材料形成，并且绝缘层110可以由绝缘材料形成。

[0059] 参照图2和7，隔离绝缘图案165可以在薄层结构TS中形成。隔离绝缘图案165可以分割牺牲层112中最上面的牺牲层。例如，通过隔离绝缘图案165，最上面的牺牲层112可以被分为彼此横向间隔开的一对牺牲层112。至少一个垂直孔VH可以被形成为穿透薄层结构TS。所述至少一个垂直孔VH可以暴露衬底100。所述至少一个垂直孔VH可以在薄层结构TS中形成为多个，当在俯视图中看时，所述多个垂直孔VH可以沿第三方向D3排列。在一些示例实施方式中，垂直孔VH可以沿第三方向D3排列成Z字形形式。垂直孔VH的形成可以包括：在薄层结构TS上形成具有限定垂直孔VH的开口的掩模图案(未示出)；以及使用该掩模图案作为蚀刻掩模蚀刻，例如各向异性地蚀刻，例如用反应离子蚀刻各向异性地蚀刻薄层结构TS。垂直孔VH下方的衬底100的顶表面可以通过各向异性蚀刻工艺的过蚀刻而被凹入。因此，垂直孔VH可以暴露衬底100的一部分。

[0060] 下半导体图案LSP可以被形成，以填充垂直孔VH的下部区域。下半导体图案LSP可以通过使用由垂直孔VH暴露的衬底100作为籽晶执行异质或同质选择性外延生长(SEG)工艺而形成。下半导体图案LSP可以具有穿透衬底100的至少一部分的柱形状。下半导体图案LSP可以覆盖牺牲层112中的至少一个的侧壁。下半导体图案LSP的顶表面LSP_U可以位于彼此垂直相邻的牺牲层112，例如，两个最底部的牺牲层112之间的高度处。下半导体图案LSP可以具有单晶结构或多晶结构。下半导体图案LSP可以包括但不限于硅。下半导体图案LSP可以具有与衬底100相同的导电类型。例如，杂质可以在SEG工艺期间被引入；然而，发明构思不限于此。

[0061] 数据存储层132可以在薄层结构TS上形成，以部分填充所述至少一个垂直孔VH。数据存储层132可以以基本均匀的厚度覆盖垂直孔VH的内表面，并且可以覆盖下半导体图案LSP的顶表面LSP_U。数据存储层132可以包括顺序地堆叠在垂直孔VH的内表面上的第一绝缘层、第二绝缘层和第三绝缘层。第一绝缘层、第二绝缘层和第三绝缘层可以分别对应于NAND闪速存储器件的阻挡绝缘层、电荷存储层和隧道绝缘层。数据存储层132可以通过等离子体增强CVD工艺、物理CVD工艺和ALD工艺中的至少一种而被沉积。

[0062] 牺牲掩模层122可以在数据存储层132上形成，以部分填充垂直孔VH。牺牲掩模层122可以以基本均匀的厚度覆盖垂直孔VH的内表面，并且可以覆盖下半导体图案LSP的顶表面LSP_U。数据存储层132可以设置在薄层结构TS的顶表面和牺牲掩模层122之间、在垂直孔VH的内表面和牺牲掩模层122之间、以及在下半导体图案LSP的顶表面LSP_U和牺牲掩模层
122之间。牺牲掩模层122可以包括半导体材料(例如，硅)。牺牲掩模层122可以使用ALD工艺和/或CVD工艺被沉积。

[0063] 参照图2和8，可以对薄层结构TS执行第一蚀刻工艺P1。第一蚀刻工艺P1的执行可以包括在薄层结构TS上形成第一保护层125、以及使用第一保护层125作为蚀刻掩模各向异性地蚀刻牺牲掩模层122。第一保护层125可以部分填充垂直孔VH的顶端区域，因而垂直孔VH的顶端区域的开口可以变窄。第一保护层125和经其暴露牺牲掩模层122的开口的形成可以不包括使用另外的掩模层来图案化和暴露垂直孔VH。例如，第一保护层125可以形成在牺牲掩模层122的上表面上，并且在牺牲掩模层122的各向异性蚀刻期间可以在垂直孔VH上方部分地成面包条状物(bread-loaf)，同时保持具有潜在更小直径的垂直孔VH，第一蚀刻工艺P1通过该垂直孔VH各向异性地蚀刻牺牲掩模层122。蚀刻源的一部分可以在牺牲掩模层122的各向异性蚀刻期间被第一保护层125屏蔽，因而可以抑制对垂直孔VH的内表面上的牺牲掩模层122的蚀刻。在牺牲掩模层122的各向异性蚀刻期间，蚀刻源的另一部分可以到达垂直孔VH中以蚀刻牺牲掩模层122的在下半导体图案LSP的顶表面LSP_U上的部分。第一保护层125可以在牺牲掩模层122的各向异性蚀刻期间被蚀刻，因而牺牲掩模层122的在薄层结构TS的顶表面上的部分可以被蚀刻。

[0064] 第一保护层125可以是或者可以包括含碳层或含硅层。在第一蚀刻工艺P1期间，第一保护层125的形成和牺牲掩模层122的各向异性蚀刻可以被重复一次或更多次。

[0065] 参照图2和9，牺牲间隔物120可以通过牺牲掩模层122的各向异性蚀刻而形成。牺牲间隔物120可以局部地形成在垂直孔VH的内表面上，并且可以暴露数据存储层132的在下半导体图案LSP的顶表面LSP_U上的部分。

[0066] 可以对薄层结构TS执行第二蚀刻工艺P2。第二蚀刻工艺P2的执行可以包括在薄层结构TS上形成第二保护层127、以及使用第二保护层127和牺牲间隔物120作为蚀刻掩模各向异性地蚀刻数据存储层132。第二保护层127可以部分填充垂直孔VH的顶端区域，因而垂直孔VH的顶端区域的开口可以变窄。蚀刻源的一部分在数据存储层132的各向异性蚀刻期间可以被第二保护层127屏蔽，因而可以抑制对垂直孔VH的内表面上的牺牲间隔物120的蚀刻。第二保护层127和经其暴露牺牲间隔物120的开口的形成可以不包括使用另外的掩模层来图案化和暴露垂直孔VH。例如，第二保护层127可以形成在牺牲间隔物120和数据存储层132的上表面上，并且在数据存储层132的各向异性蚀刻期间可以在垂直孔VH上方部分地成面包条状物，同时保持具有潜在更小直径的垂直孔VH，第二蚀刻工艺P2通过该垂直孔VH各向异性地蚀刻数据存储层132。在数据存储层132的各向异性蚀刻期间，蚀刻源的另一部分可以到达垂直孔VH中以蚀刻数据存储层132的在下半导体图案LSP的顶表面LSP_U上的部分。第二保护层127可以在数据存储层132的各向异性蚀刻期间被蚀刻，因而数据存储层132的在薄层结构TS的顶表面上的部分可以被蚀刻。

[0067] 第二保护层127可以是或者可以包括含碳层或含硅层。在第二蚀刻工艺P2期间，第二保护层127的形成和数据存储层132的各向异性蚀刻可以被重复一次或更多次。

[0068] 参照图2和10，数据存储图案130可以通过数据存储层132的各向异性蚀刻而形成。数据存储图案130可以覆盖垂直孔VH的内表面，并且可以暴露下半导体图案LSP。下半导体图案LSP的上部可以通过数据存储层132的各向异性蚀刻的过蚀刻而被蚀刻，因而下半导体图案LSP的顶表面LSP_U的一部分可以被凹入。

[0069] 如参照图4所述，数据存储图案130可以包括顺序地堆叠在垂直孔VH的内表面上的第一绝缘图案130a、第二绝缘图案130b和第三绝缘图案130c。第一绝缘图案130a、第二绝缘图案130b和第三绝缘图案130c可以通过分别各向异性地蚀刻第一绝缘层、第二绝缘层和第三绝缘层而形成。

[0070] 数据存储层132的位于牺牲间隔物120下方的部分可以不被数据存储层132的各向异性蚀刻蚀刻。因此，数据存储图案130可以具有设置在牺牲间隔物120的底表面和下半导体图案LSP的顶表面LSP_U之间的水平部分。更详细地，如参照图5A所述，第一至第三绝缘图案130a、130b和130c的每个可以包括沿第二方向D2延伸的水平部分HPa、HPb或HPc以及沿第一方向D1从水平部分HPa、HPb或HPc延伸的垂直部分VPa、VPb或VPc。根据一些示例实施方式，第二方向D2可以被称为朝向垂直孔VH内部的方向。第一绝缘图案130a的水平部分HPa、第二绝缘图案130b的水平部分HPb和第三绝缘图案130c的水平部分HPc可以在第一方向D1上堆叠，例如，顺序地堆叠在下半导体图案LSP的顶表面LSP_U上。第一绝缘图案130a的垂直部分VPa、第二绝缘图案130b的垂直部分VPb和第三绝缘图案130c的垂直部分VPc可以在第二方向D2(例如，朝向垂直孔VH内部的方向)上堆叠，例如，顺序地堆叠在垂直孔VH的内表面上。数据存储图案130的水平部分可以包括第一绝缘图案130a的水平部分HPa、第二绝缘图案130b的水平部分HPb和第三绝缘图案130c的水平部分HPc。数据存储图案130的水平部分可以与下半导体图案LSP的顶表面LSP_U接触。例如，第一绝缘图案130a的水平部分HPa可以与下半导体图案LSP的顶表面LSP_U接触。

[0071] 在形成数据存储图案130之后，可以对薄层结构TS执行清洁工艺P3。清洁工艺P3可以被执行以去除第一蚀刻工艺P1和/或第二蚀刻工艺P2的蚀刻副产物。清洁工艺P3可以是或者可以包括例如湿蚀刻工艺，并且可以使用相对于第二绝缘图案130b具有蚀刻选择性的蚀刻配方来执行。例如，在清洁工艺P3中，第二绝缘图案130b的蚀刻速率可以大于第一绝缘图案130a和第三绝缘图案130c的蚀刻速率。牺牲间隔物120可以在清洁工艺P3期间用作蚀刻掩模。如参照图4和5A所述，第二绝缘图案130b的水平部分HPb可以在清洁工艺P3中从第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc横向凹入。例如，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc可以在第二方向D2上突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb延伸得更远。例如，第一绝缘图案130a的水平部分HPa和第三绝缘图案130c的水平部分HPc可以超过第二绝缘图案130b的水平部分HPb的侧壁SSb突出到垂直孔VH的内部中，例如，比第二绝缘图案130b的水平部分HPb的侧壁SSb更远地延伸到垂直孔VH的内部中。在一些示例实施方式中，第一绝缘图案130a的水平部分HPa的第一突出长度PL1可以基本上等于第三绝缘图案130c的水平部分HPc的第二突出长度PL2。

[0072] 在一些示例实施方式中，第三绝缘图案130c的水平部分HPc的一部分可以通过清洁工艺P3而丧失(例如，被蚀刻)。因此，如参照图4和5B所述，第三绝缘图案130c的水平部分HPc的第二突出长度PL2可以小于第一绝缘图案130a的水平部分HPa的第一突出长度PL1。例如，第一绝缘图案130a的水平部分HPa可以比第三绝缘图案130c的水平部分HPc朝向垂直孔VH的内部突出超过第二绝缘图案130b的水平部分HPb的侧壁SSb更多。

[0073] 在一些示例实施方式中，因为清洁工艺P3通过湿蚀刻工艺执行，所以第一至第三绝缘图案130a、130b和130c的水平部分HPa、HPb和HPc可以具有圆化的侧壁，如参照图4和5C所述。例如，第一至第三绝缘图案130a、130b和130c的水平部分HPa、HPb和HPc可以取决于清洁工艺P3的化学作用而具有圆化的侧壁。例如，第二绝缘图案130b的水平部分HPb的侧壁SSb可以包括朝向第二绝缘图案130b的内部凹入的凹表面，并且第三绝缘图案130c的水平部分HPc的侧壁SSc可以包括朝向第三绝缘图案130c的外部突出的凸表面。第一绝缘图案130a的水平部分HPa的侧壁SSa的至少一部分可以包括朝向第一绝缘图案130a的外部突出的凸表面。

[0074] 在一些示例实施方式中，第一至第三绝缘图案130a、130b和130c的水平部分HPa、HPb和HPc可以通过清洁工艺P3具有倾斜的侧壁。例如，第一至第三绝缘图案130a、130b和130c的水平部分HPa、HPb和HPc可以取决于清洁工艺P3的化学作用而具有倾斜的侧壁。例如，如参照图4和5D所述，第一绝缘图案130a的水平部分HPa的侧壁SSa可以包括第一倾斜表面S1，并且第二绝缘图案130b的水平部分HPb的侧壁SSb可以包括第二倾斜表面S2。第二倾斜表面S2可以在第二方向D2上从法线100a倾斜，并且第一倾斜表面S1可以在与第二方向D2相反的方向上从法线100a倾斜。第三绝缘图案130c的水平部分HPc的侧壁SSc可以包括第三倾斜表面S3，并且第三倾斜表面S3可以在第二方向D2上从法线100a倾斜。第二倾斜表面S2可以与第三倾斜表面S3对准，并且第一倾斜表面S1可以在第二方向D2上从第二倾斜表面S2偏移。例如，如参照图4和5E所述，第三倾斜表面S3可以在第二方向D2上从第二倾斜表面S2偏移，并且第三绝缘图案130c的水平部分HPc的底表面BSS可以设置在第二倾斜表面S2和第三倾斜表面S3之间。第一倾斜表面S1可以在第二方向D2上从第二倾斜表面S2偏移，并且第一绝缘图案130a的水平部分HPa的顶表面TSS可以设置在第一倾斜表面S1和第二倾斜表面S2之间。例如，如参照图4和5F所述，第一绝缘图案130a的水平部分HPa的侧壁SSa可以包括第一倾斜表面S1，并且第一倾斜表面S1可以在与第二方向D2相反的方向上从法线100a倾斜。作为选择地或另外地，第一倾斜表面S1可以是朝向第一绝缘图案130a的水平部分HPa的外部凸起的弯曲表面。第三绝缘图案130c的水平部分HPc的侧壁SSc可以在第二方向D2上从第二绝缘图案130b的水平部分HPb的侧壁SSb偏移，并且第三绝缘图案130c的水平部分HPc的底表面BBS可以设置在第三绝缘图案130c的水平部分HPc的侧壁SSc和第二绝缘图案130b的水平部分HPb的侧壁SSb之间。例如，第一至第三绝缘图案130a、130b和130c的水平部分HPa、HPb和HPc可以形成为具有参照图4和5G描述的侧壁轮廓。

[0075] 如果额外的掩模间隔物被提供在垂直孔VH中的牺牲间隔物120上来形成数据存储图案130，则该额外的掩模间隔物可以在垂直孔VH的内表面上具有不均匀的厚度分布。例如，该额外的掩模间隔物可以在薄层结构TS的一端上具有更厚的部分并且在薄层结构TS的另一端上具有更薄的部分。因此，会难以在用于形成数据存储图案130的蚀刻工艺中蚀刻数据存储层132。

[0076] 然而，根据发明构思的实施方式，数据存储图案130可以通过第二蚀刻工艺P2形成，并且在第二蚀刻工艺P2中形成的第二保护层127可以在用于形成数据存储图案130的各向异性蚀刻期间用作蚀刻掩模。因此，垂直孔VH中的牺牲间隔物120上可以不需要额外的掩模间隔物，并且由额外的掩模间隔物引起的缺陷可以被防止或者减小可能性。此外，清洁工艺P3可以在形成数据存储图案130之后被执行，因而可以部分或完全去除留在垂直孔VH中的蚀刻副产物。结果，可以简化制造3D半导体存储器件的工艺，并且可以最小化或减小在制造3D半导体存储器件的工艺中可发生的缺陷的可能性，或者减少在制造3D半导体存储器件的工艺中可发生的缺陷的量。

[0077] 参照图2和11，牺牲间隔物120可以被去除。牺牲间隔物120可以通过诸如各向异性和/或各向同性蚀刻工艺的蚀刻工艺被去除，并且牺牲间隔物120可以在蚀刻工艺期间被选择性地蚀刻。数据存储图案130可以通过蚀刻工艺被暴露，并且下半导体图案LSP的上部可以通过蚀刻工艺被过蚀刻。因此，下半导体图案LSP可以具有通过其上部的过蚀刻而形成的上部凹陷区域。

[0078] 参照图2和12，上半导体图案USP可以在垂直孔VH中形成。上半导体图案USP可以形成在数据存储图案130上，并且可以部分填充垂直孔VH。上半导体图案USP可以以基本均匀的厚度覆盖垂直孔VH的内表面，并且可以与由数据存储图案130暴露的下半导体图案LSP接触。上半导体图案USP可以部分填充下半导体图案LSP的上部凹陷区域。填充绝缘图案140可以被形成，以填充垂直孔VH的剩余区域。填充绝缘图案140可以填充下半导体图案LSP的上部凹陷区域的剩余区域。上半导体图案USP和填充绝缘图案140的形成可以包括在薄层结构TS上顺序地形成半导体层(未示出)和填充绝缘层(未示出)、以及平坦化，例如，用化学机械平坦化(CMP)工艺平坦化填充绝缘层和半导体层直到暴露薄层结构TS的顶表面。半导体层可以包括使用ALD方法和/或CVD方法形成的半导体材料(例如，多晶硅、单晶硅和/或非晶硅)，填充绝缘层可以包括使用旋涂玻璃(SOG)法形成的绝缘材料，例如硅氧化物层。上半导体图案USP和填充绝缘图案140可以通过平坦化工艺局部地形成在垂直孔VH中。上半导体图案USP和下半导体图案LSP可以构成垂直半导体图案VS。

[0079] 导电垫160可以被形成，以覆盖上半导体图案USP的最顶表面和填充绝缘图案140的顶表面。导电垫160的形成可以包括使上半导体图案USP和填充绝缘图案140凹入以在垂直孔VH中形成空的区域、以及形成填充该空的区域的导电材料。导电垫160可以局部地形成在垂直孔VH中，并且可以用与上半导体图案USP的导电类型不同的导电类型的掺杂剂掺杂，例如，注入。

[0080] 参照图2和13，盖绝缘层190可以在薄层结构TS上形成，以覆盖导电垫160的顶表面。盖绝缘层190可以包括绝缘材料(例如，硅氧化物)。

[0081] 沟槽T可以被形成，以穿透盖绝缘层190和薄层结构TS。沟槽T可以暴露衬底100。沟槽T可以沿第三方向D3延伸，并且可以在第二方向D2上彼此间隔开。沟槽T的形成可以包括在盖绝缘层190上形成限定沟槽T的掩模图案、以及使用该掩模图案作为蚀刻掩模蚀刻，例如，各向异性地蚀刻盖绝缘层190和薄层结构TS。沟槽T下方的衬底100的上部可以通过用于形成沟槽T的蚀刻工艺被凹入。沟槽T可以与垂直半导体图案VS水平地间隔开，并且可以暴露牺牲层112和绝缘层110的侧壁。

[0082] 由沟槽T暴露的牺牲层112可以被去除，以在绝缘层110之间形成凹陷区域RR。凹陷区域RR中最下面的凹陷区域可以在下绝缘层102和绝缘层110中最下面的绝缘层之间横向延伸。最下面的凹陷区域RR可以暴露下半导体图案LSP的侧壁。凹陷区域RR中的其它凹陷区域可以在绝缘层110之间横向延伸，并且可以暴露数据存储图案130的侧壁的部分。

[0083] 栅极电介质图案172可以在最下面的凹陷区域RR中形成。栅极电介质图案172的形成可以包括执行诸如热氧化工艺的氧化工艺，以氧化由最下面的凹陷区域RR暴露的下半导体图案LSP的侧壁。例如，栅极电介质图案172可以包括硅氧化物。

[0084] 参照图2和14，水平绝缘体175以及栅电极150L、150和150U可以在凹陷区域RR中形成。每个水平绝缘体175可以形成为填充每个凹陷区域RR的一部分，并且栅电极150L、150和150U的每个可以形成为填充每个凹陷区域RR的剩余部分。水平绝缘体175及栅电极150L、
150和150U的形成可以包括顺序地形成填充凹陷区域RR的水平绝缘层和栅电极层、以及从沟槽T去除水平绝缘层和栅电极层以在凹陷区域RR中局部地形成水平绝缘体175及栅电极
150L、150和150U。水平绝缘层可以包括单个薄层或多个薄层，并且可以包括电荷陷阱型闪速存储晶体管的阻挡绝缘层。在一些示例实施方式中，栅电极层的形成可以包括顺序地沉积壁垒金属层和金属层。例如，壁垒金属层可以由诸如TiN、TaN和/或WN的金属氮化物层形成，金属层可以由诸如W、Al、Ti、Ta、Co和/或Cu的金属材料形成。

[0085] 每个水平绝缘体175可以与数据存储图案130或栅极电介质图案172接触。下绝缘层102、栅电极150L、150和150U以及设置在栅电极150L、150和150U之间的绝缘层110可以构成电极结构ST。

[0086] 公共源极区域170可以在衬底100中形成。公共源极区域170可以通过对沟槽T下方的衬底100执行离子注入工艺而形成。公共源极区域170可以具有与下半导体图案LSP的导电类型不同的导电类型。公共源极区域170可以在第二方向D2上彼此间隔开且电极结构ST插置在其间。公共源极插塞180可以分别在沟槽T中形成，并且可以分别连接到公共源极区域170。侧壁绝缘间隔物185可以分别在沟槽T中形成，并且每个侧壁绝缘间隔物185可以设置在电极结构ST和每个公共源极插塞180之间。例如，具有基本均匀的厚度的侧壁绝缘间隔物层可以被形成以覆盖沟槽T的内表面，并且可以对侧壁绝缘间隔物层执行各向异性蚀刻工艺以形成侧壁绝缘间隔物185。例如，导电层可以被形成以填充沟槽T的剩余部分，并且导电层可以被平坦化直到暴露盖绝缘层190的顶表面，从而形成公共源极插塞180。

[0087] 再参照图2和3，第一接触192可以在盖绝缘层190中形成从而连接到导电垫160。层间绝缘层195可以在盖绝缘层190上形成，并且可以覆盖公共源极插塞180的顶表面。第二接触197可以在层间绝缘层195中形成从而连接到第一接触192。位线200可以在层间绝缘层195上形成。垂直半导体图案VS可以包括不连接到第一接触192和第二接触197的虚设垂直半导体图案DVS。除虚设垂直半导体图案DVS以外，其它垂直半导体图案VS的每个可以通过第一接触192和第二接触197电连接到位线200中的对应位线。

[0088] 根据发明构思的实施方式，可以简化制造3D半导体存储器件的工艺，并且可以最小化或减小在制造3D半导体存储器件的工艺中可发生的缺陷的可能性，或者减少在制造3D半导体存储器件的工艺中可发生的缺陷的出现。

[0089] 虽然已经参照示例实施方式描述了发明构思，但是对本领域普通技术人员将明显的是，可以进行各种改变和修改而不背离发明构思的精神和范围。因此，应理解，上述实施方式不是限制性的，而是说明性的。因此，发明构思的范围将由所附权利要求及其等同物的最宽可允许解释确定，并且不应受前面的描述约束或限制。

[0090] 本申请要求享有2018年10月26日在韩国知识产权局提交的韩国专利申请第10-2018-0128922号的优先权，其公开通过引用全文合并于此。

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