半导体器件制造方法
阅读：1021发布：2020-08-09
专利汇可以提供半导体器件制造方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种 半导体 器件制造方法，包括：提供SOI衬底，包括基底、埋 氧 层和顶层；在顶层中 刻蚀 形成栅极沟槽；在栅极沟槽中形成 衬垫 层和填充层；刻蚀填充层、衬垫层以及顶层，形成暴露埋氧层的开口，开口内的顶层构成有源区，栅极沟槽底部的顶层构成 沟道 区；在开口中填充绝缘材料形成 浅沟槽隔离 。依照本发明的半导体器件制造方法，在SOI顶层中刻蚀形成栅极沟槽并限定了下方的沟道区，填充栅极沟槽之后限定有源区和浅沟槽隔离，由此形成了超薄SOI半导体器件，实现了器件的小型化，提高了器件性能。，下面是半导体器件制造方法专利的具体信息内容。
1.一种半导体器件制造方法，包括：
提供SOI衬底，包括基底、埋氧层和顶层；
在顶层中刻蚀形成栅极沟槽；
在栅极沟槽中形成衬垫层和填充层；
刻蚀填充层、衬垫层以及顶层，形成暴露埋氧层的开口，开口内的顶层构成有源区，栅极沟槽底部的顶层构成沟道区；
在开口中填充绝缘材料形成浅沟槽隔离。
2.如权利要求1的半导体器件制造方法，其中，埋氧层厚度80～200nm，顶层厚度30～
100nm。
3.如权利要求1的半导体器件制造方法，其中，衬垫层材质包括氧化硅、TEOS、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳（DLC）及其组合，厚度为5～30nm；填充层材质包括氮化硅、非晶碳、DLC、多晶硅、单晶硅、非晶硅、多晶SiGe、多晶SiC及其组合，厚度为20～
50nm。
4.如权利要求1的半导体器件制造方法，其中，栅极沟槽底部的顶层构成的沟道区厚度为1～20nm。
5.如权利要求1的半导体器件制造方法，其中，形成浅沟槽隔离之后进一步包括：
平坦化浅沟槽、填充层直至暴露衬垫层；
以填充层为掩模对两侧的顶层注入掺杂，形成源漏区；
去除填充层，再次露出栅极沟槽；
在栅极沟槽中形成栅极堆叠。
6.如权利要求5的半导体器件制造方法，其中，栅极堆叠包括氧化物材料的界面层、高k材料的栅极绝缘层、氮化物材料的功函数调节层、以及电阻调节层。
7.如权利要求5的半导体器件制造方法，其中，湿法腐蚀去除填充层。
8.如权利要求5的半导体器件制造方法，其中，去除栅极沟槽底部的衬垫层，在栅极沟槽侧壁上保留衬垫层以用作栅极侧墙。
9.如权利要求5的半导体器件制造方法，其中，形成栅极堆叠之后进一步包括：
在器件上形成层间介质层；
刻蚀层间介质层形成暴露源漏区的接触孔；
在接触孔中形成金属硅化物；
在金属硅化物上形成接触塞。
10.一种半导体器件，包括：
衬底，具有基底、埋氧层和顶层；
栅极堆叠，位于顶层中的有源区内；
沟道区，位于顶层中栅极堆叠下方；
源漏区，位于顶层中栅极堆叠两侧；
浅沟槽隔离，位于顶层中的有源区外。
半导体器件制造方法
技术领域
背景技术
[0003] 例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。
[0004] 现有的FinFET结构以及制造方法包括：1)SOI衬底的FinFET，利用光刻胶等掩模刻蚀SOI衬底，自动停止在埋氧层上，剩余的顶部硅层形成鳍片，而由于埋氧层能良好地绝缘隔离相邻的鳍片，因此无需额外的工艺步骤或者结构来隔离沟道；2)结隔离的体衬底FinFET，利用掩模刻蚀体硅衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积填充氧化物来侧向绝缘隔离相邻的鳍片，随后倾斜离子注入高剂量掺杂剂，在鳍片底部形成与上部不同导电类型的注人掺杂区，利用PN结来隔离鳍片与衬底；3)基于材料来隔离的体衬底FinFET，利用掩模刻蚀体衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积氧化物以侧向隔离，在鳍片侧面形成氮化物等侧墙以提供保护，执行热氧化，使得未被侧墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧化层，利用得到的氧化层来隔离鳍片与衬底。
[0005] 在上述这些结构以及方法中，SOI衬底的FinFET虽然结构和工艺简单，但是衬底材料成本高，不如体Si衬底易于用于大规模生产；体硅衬底上利用PN结隔离的FinFET利用注入结隔离，隔离效果受到注入剂量、深度的制约而效果较差，并且注入工艺难以控制，容易向沟道区引入额外的掺杂而影响器件导电性能；体硅衬底上利用横向选择氧化隔离的FinFET则工艺复杂成本高昂，热氧化温度高，沟道区容易引入额外应力和应变从而影响导电。此外，这些技术通常都是在形成硅鳍片的过程中制作，当FinFET采用后栅工艺制造时，假栅形成之前形成硅鳍片过程中制作的隔离结构，经历后续工艺时绝缘性能可能受损。另外，当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向(以下称为X-X'方向或者第二方向，也即栅极线条延伸的方向)上形成的，对于沿沟道方向(以下称为Y-Y’方向或者第一方向，也即鳍片线条延伸的方向)上鳍片之间以及与衬底的隔离则不够完善。
发明内容
[0006] 有鉴于此，本发明的目的在于提供一种创新性的半导体器件制造方法，通过在SOI衬底顶层中刻蚀形成栅极沟槽来减小器件高度以实现小型化，并且利用填充层为掩模沉积形成浅沟槽隔离以提高器件绝缘隔离性能。
[0007] 实现本发明的上述目的，是通过提供一种半导体器件制造方法，包括：提供SOI衬底，包括基底、埋氧层和顶层；在顶层中刻蚀形成栅极沟槽；在栅极沟槽中形成衬垫层和填充层；刻蚀填充层、衬垫层以及顶层，形成暴露埋氧层的开口，开口内的顶层构成有源区，栅极沟槽底部的顶层构成沟道区；在开口中填充绝缘材料形成浅沟槽隔离。
[0008] 其中，埋氧层厚度80～200nm，顶层厚度30～100nm。
[0009] 其中，衬垫层材质包括氧化硅、TEOS、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)及其组合，厚度为5～30nm；填充层材质包括氮化硅、非晶碳、DLC、多晶硅、单晶硅、非晶硅、多晶SiGe、多晶SiC及其组合，厚度为20～50nm。
[0010] 其中，栅极沟槽底部的顶层构成的沟道区厚度为1～20nm。
[0011] 其中，形成浅沟槽隔离之后进一步包括：平坦化浅沟槽、填充层直至暴露衬垫层；以填充层为掩模对两侧的顶层注入掺杂，形成源漏区；去除填充层，再次露出栅极沟槽；在栅极沟槽中形成栅极堆叠。
[0013] 其中，湿法腐蚀去除填充层。
[0014] 其中，去除栅极沟槽底部的衬垫层，在栅极沟槽侧壁上保留衬垫层以用作栅极侧墙。
[0015] 其中，形成栅极堆叠之后进一步包括：在器件上形成层间介质层；刻蚀层间介质层形成暴露源漏区的接触孔；在接触孔中形成金属硅化物；在金属硅化物上形成接触塞。
[0016] 本发明还提供了一种半导体器件，包括：衬底，具有基底、埋氧层和顶层；栅极堆叠，位于顶层中的有源区内；沟道区，位于顶层中栅极堆叠下方；源漏区，位于顶层中栅极堆叠两侧；浅沟槽隔离，位于顶层中的有源区外。
[0017] 依照本发明的半导体器件制造方法，在SOI顶层中刻蚀形成栅极沟槽并限定了下方的沟道区，填充栅极沟槽之后限定有源区和浅沟槽隔离，由此形成了超薄SOI半导体器件，实现了器件的小型化，提高了器件性能。附图说明
[0018] 以下参照附图来详细说明本发明的技术方案，其中：
[0019] 图1至图14为依照本发明的半导体器件制造方法各步骤的剖视图。
具体实施方式
[0020] 以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构和／或制造步骤。这些修饰除非特别说明并非暗示所修饰器件结构和／或制造步骤的空间、次序或层级关系。
[0021] 如图1所示，提供衬底1，其可以是体Si、SOI、体Ge、GeOI、SiGe、GeSb，也可以是III-V族或者II-VI族化合物半导体衬底，例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造，衬底1优选地为SOI或者SiGe、SiGeOI等含Si材质。在本发明一个优选实施例中，衬底1包括较厚的单晶硅Si基底1A、诸如氧化硅材质的埋氧层1B以及较薄的单晶Si顶层1C，其中埋氧层1B厚度例如并优选 SOI顶层1C厚度例如 并优选
[0022] 如图2所示，在衬底1(特别是SOI顶层1C)上形成第一光刻胶图形PR1。通过旋涂、喷涂、丝网印刷等工艺在整个器件上涂覆光刻胶层PR，并利用预定的掩模板曝光、显影形成第一光刻胶图形PR1，其中PR1具有位于有源区中心附近的开口以暴露衬底1顶层1C，用于限定将来栅极沟槽的位置。
[0023] 如图3所示，以第一光刻胶图形PR1为掩模，刻蚀衬底1的顶层1C以形成栅极沟槽1G。依照顶层1C的材质不同可以选择各种各向异性的刻蚀方法，例如等离子体干法刻蚀、反应离子刻蚀(RIE)、或者四甲基氢氧化铵(TMAH)湿法腐蚀等。栅极沟槽1G的深度(底部与顶部之间的距离)小于SOI衬底1的顶层1C的厚度，也即至少留有顶层底部的一部分以用于将来的沟道区1CH。在本发明一个优选实施例中，栅极沟槽1G下方剩余的顶层1C(也即沟道区1CH)的厚度为 优选地，形成栅极沟槽1G之后通过干法或者湿法工
艺去除第一光刻胶图形PR1。
艺去除第一光刻胶图形PR1。
[0024] 如图4所示，在栅极沟槽1G中以及顶层1C上形成衬垫层2。例如通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等工艺形成衬垫层2以覆盖栅极沟槽1G的侧壁和底部，并且也同时覆盖了SOI衬底1的顶层1C的顶部。优选采用保形性良好的沉积工艺以形成较薄的衬垫层2，其材质例如氧化硅、TEOS(以TEOS为原料CVD制备的氧化硅基材料)、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)等及其组合。在一个优选实施例中，衬垫层2是HDPCVD制备的氧化硅。衬垫层2的厚度例如仅[0025] 如图5所示，在剩余的栅极沟槽1G中形成填充层3。通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺在衬垫层2上形成填充层3，完全填充了剩余的栅极沟槽并且覆盖了衬底1顶层1C顶部的衬垫层2。填充层3优选与衬垫层2具有较高刻蚀选择性的材料，例如当衬垫层2选用氧化硅基材料时，填充层3选用氮化硅、非晶碳、DLC、多晶硅、单晶硅、非晶硅、多晶SiGe、多晶SiC等材质，反之亦然。优选PECVD、HDPCVD等工艺以提高沟槽填充率。值得注意的是，填充层3在原来栅极沟槽1G的位置上将形成小的突起部，这是由于填充沟槽时材料层先在底部、中部接合而拱起了稍后接合的顶部。填充层3厚度例如
[0026] 如图6所示，在填充层3上形成第二光刻胶图形PR2。与PR1类似，形成光刻胶层之后曝光、显影形成PR2，其覆盖了未来器件的有源区，仅在有源区周围留有开口部分以暴露填充层3。在顶视图(未示出)中，PR2将是具备了环状或者框状开口的覆盖了有源区中心部分的图形，依照布图布线需要其可以是矩形、圆形、椭圆、多边形等。
[0027] 如图7所示，以PR2为掩模，依次刻蚀暴露开口内的填充层3、衬垫层2以及顶层1C，直至暴露SOI衬底1的埋氧层1B。刻蚀优选各向异性的工艺，例如等离子体干法刻蚀、RIE等。刻蚀气体例如碳氟基(CxHyFz，x为1～4，y为0～4，z为1～8，三者关系满足使得构成饱和或者不饱和的氟代烃)气体，通过调整碳氟此来控制刻蚀率从而获得陡直的形貌。例如，刻蚀气体可以包括CF4、CH3F、CHF3、CH2F2、C4F8、C4F6等及其组合以及进一步包括O2、CO等氧化性气体以调节刻蚀速率。刻蚀终点可以通过控制刻蚀速率和刻蚀时间来调整，或者检测刻蚀腔内反应生成物材质、含量来确定。
[0028] 如图8所示，在整个器件上形成绝缘隔离层4。通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等工艺形成绝缘隔离层4，完全覆盖了填充层3以及有源区外的开口部分。绝缘隔离层4材质优选为氧化硅、TEOS等氧化物。
[0029] 如图9所示，采用CMP、回刻等工艺平坦化绝缘隔离层4、填充层3直至暴露衬垫层2，去除了填充层3顶部的绝缘隔离层4的部分而仅在有源区周围留下绝缘隔离层4以用作浅沟槽隔离(STI)。
[0030] 如图10所示，进行源漏掺杂，以在填充层3两侧的顶层1C中形成源漏区1S／1D。例如进行离子注入，通过控制注入能量和剂量使得离子穿过较薄的衬垫层2以进入顶层1C中。注入的掺杂剂例如包括Li、B、C、N、F、P、As、Be、Si、Ge、In、Ga等及其组合，注入能量-2
例如1～20KeV，注入剂量例如1E13～5E16cm 。此时，由于填充层3的阻挡，注入离子未能深入下方的沟道区1CH中。
例如1～20KeV，注入剂量例如1E13～5E16cm 。此时，由于填充层3的阻挡，注入离子未能深入下方的沟道区1CH中。
[0031] 如图11所示，选择性去除填充层3，重新露出栅极沟槽1G。针对填充层3的材质来选择刻蚀方法，例如热磷酸湿法腐蚀去除氮化硅材料，HF基腐蚀液(dHF、dBOE等)湿法去除氧化硅基材料(当其下方的衬垫层2并非氧化硅材料时)，氧等离子干法刻蚀去除非晶碳、DLC等材质，TMAH湿法腐蚀多晶硅、非晶硅等，强氧化剂(臭氧、双氧水)与强酸(硫酸、硝酸)混合去除SiGe、SiC等。选择性刻蚀工艺完全或者基本不侵蚀衬垫层2，保护了源漏区和沟道区。此时，栅极沟槽1G底部仍然具有衬垫层2。
[0032] 优选地，如图12所示，刻蚀衬垫层2底部以暴露沟道区1CH，同时也去除了顶层1C顶部的部分衬垫层2。例如通过干法刻蚀来去除栅极沟槽1G底部的衬垫层2，而在侧壁保留了部分衬垫层2以用作器件的栅极侧墙。此外，也可以采用湿法腐蚀，例如HF基腐蚀液去除氧化硅，控制腐蚀液配此以及刻蚀温度，使得对于底部的刻蚀速率明显高于侧壁的刻蚀速率(两者刻蚀速率此优选大于5：1)。此外，当衬垫层2为热氧化或者化学氧化或者HDPCVD工艺形成的极薄(1～5nm)氧化硅材质时，也可以不去除栅极沟槽1G底部的衬垫层2部分，而将该衬垫层2用作稍后的高k材料栅极绝缘层与沟道区1CH之间的界面层从而降低截面缺陷。
[0033] 如图13所示，在栅极沟槽1G中形成栅极堆叠5。优选地，通过化学氧化或者热氧化在栅极沟槽1G顶部以及侧壁形成超薄的界面层5A，例如氧化硅材质(当衬垫层2也较薄，例如1～5nm时，可以省略层5A；或者当衬垫层2较厚例如大于5nm时，可以优选采用图12所示工艺部分去除或者减薄沟槽底部的层2，同时形成层5A)。随后，采用LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等工艺依次在栅极沟槽1G底部和侧壁填充栅极绝缘层5B、功函数调节层5C、电阻调节层5D。栅极绝缘层5B为高k材料，包括但不限于包括选自Hf02、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料(其中，各材料依照多元金属组分配此以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。功函数调节层5C材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。电阻调节层5D材质可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，此外还可掺杂有C、F、N、O、B、P、As等元素以进一步调节功函数。
[0034] 如图14所示，进行CMP、回刻等工艺以平坦化栅极堆叠4(4A～4D)直至暴露SOI衬底的顶层1C。随后，可以进一步采用各种常用工艺完成器件制造。例如在器件上沉积层间介质层(ILD)，在ILD中刻蚀形成接触孔以暴露源漏区，在接触孔中形成金属硅化物以降低接触电阻，在金属硅化物上填充金属材质形成接触塞。
[0035] 最后的器件如图14所示，包括SOI衬底、SOI衬底顶层中的栅极堆叠、衬底顶层中栅极堆叠下方的沟道区、衬底顶层中栅极堆叠两侧的源漏区。其中，各个部件材质以及相应的工艺参数已在方法流程中详述，在此不再赘述。
[0036] 依照本发明的半导体器件制造方法，在SOI顶层中刻蚀形成栅极沟槽并限定了下方的沟道区，填充栅极沟槽之后限定有源区和浅沟槽隔离，由此形成了超薄SOI半导体器件，实现了器件的小型化，提高了器件性能。
[0037] 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落人本发明范围内的所有实施例。
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