技术领域
[0001] 本
发明是有关于一种半导体结构及其制造方法，特别是有关于一种具有由工程化层环绕的绝缘
基板的半导体结构以及制造方法。
背景技术
[0002] 由于
硅基板在射频应用中可能导致显著的基板损耗(substrate loss)，因此绝缘层上硅元件(Silicon on Insulator,SOI)以及硅蓝
宝石(Silicon-on-Sapphire)常用于射频应用中。绝缘层上硅元件指的是装置
电路的某些部分分别设置于分离的小硅基板上，其中这些分离的硅基板设置于薄绝缘层(也称之为埋入
氧化层(buried oxide layer))之上，该薄绝缘层形成于半导体基板(有时称之为操作
晶圆(handle wafer))之上，用以提供位于不同基板上的电路之间绝缘性达到特定程度。然而，用于射频应用的绝缘层上硅元件的晶圆的成本高昂，也需要特殊工艺或技术来将载体植入埋入氧化层以及基板的介面。
[0003] 硅蓝宝石涉及在蓝宝石的基板上
外延硅，由于外延的材料与基板的材料不同，因此称之为
异质外延(heteroepitaxy)。此外，用于硅蓝宝石的异质外延的装置以及材料，本质上与同质外延的材料相同。然而，硅蓝宝石可能无法做到大尺寸(如，300毫米的硅蓝宝石晶圆并不可行)，加上硅蓝宝石的基板很重，并且硅蓝宝石相较于绝缘层上硅元件或硅基板又贵上许多。此外，硅蓝宝石中的蓝宝石的导热系数较硅更低，将降低制造于硅蓝宝石上的某些电路或装置(包括射频功率
放大器)的效能以及可靠度。
[0004] 因此，射频应用需要具有低基板损耗且高导热系数的基板，并且成本相较于已知的基板也必须合理。
发明内容
[0005] 有鉴于此，本发明提出一种半导体结构，包括：一绝缘基板、一工程化层、一半导体层、一绝缘结构、一第一栅极结构、一第一源极区域以及一第一漏极区域、一第二栅极结构以及一第二源极区域以及一第一漏极区域。上述工程化层环绕上述绝缘基板。上述半导体层形成于上述工程化层的上方，包括一第一区域以及一第二区域。上述绝缘结构形成于上述半导体层之中且位于上述第一区域以及上述第二区域之间。上述第一栅极结构形成于上述半导体层的上方且位于上述第一区域。上述第一源极区域以及上述第一漏极区域形成于上述半导体层中且位于上述第一区域，其中上述第一源极区域以及上述第一漏极区域位于上述第一栅极结构的两侧。上述第二栅极结构形成于上述半导体层的上方且位于上述第二区域。上述第二源极区域以及上述第一漏极区域形成于上述半导体层的上方且位于上述第二区域，其中上述第二源极区域以及上述第二漏极区域位于上述第二栅极结构的两侧。
[0006] 根据本发明的一
实施例，上述绝缘基板包括氮化
铝陶瓷、陶瓷多晶
碳化硅、
多晶金刚石或其组合。
[0007] 根据本发明的一实施例，上述绝缘基板包括一上表面以及一下表面，其中上述工程化层包括：一第一氧化层、一第二氧化层、一氮化层以及一第三氧化层。上述第一氧化层环绕上述绝缘基板。上述
多晶硅层环绕上述第一氧化层。上述第二氧化层环绕上述多晶硅层。上述氮化层环绕上述第二氧化层。上述第三氧化层环绕上述氮化层。
[0008] 根据本发明的一实施例，上述第一氧化层、上述多晶硅层、上述第二氧化层、上述氮化层以及上述第三氧化层皆环绕上述绝缘基板，其中上述半导体层形成于上述第三氧化层的上方。
[0009] 根据本发明的另一实施例，上述绝缘结构更形成于上述第一氧化层、上述多晶硅层、上述第二氧化层、上述氮化层以及上述第三氧化层之中。
[0010] 根据本发明的另一实施例，上述第一氧化层、上述氮化层以及上述第三氧化层皆环绕上述绝缘基板，其中上述第二氧化层环绕除了上述上表面以外的上述绝缘基板，其中上述多晶硅层位于上述第一氧化层的下方。
[0011] 根据本发明的另一实施例，上述第一氧化层以及上述第二氧化层环绕除了上述上表面的上述绝缘基板，其中上述多晶硅层位于上述第一氧化层的下方，其中上述氮化层以及上述第三氧化层环绕上述绝缘基板。
[0012] 根据本发明的一实施例，上述第一氧化层、上述第二氧化层以及上述第三氧化层的厚度为0.1微米至4微米之间，其中上述第一氧化层用以平坦化上述绝缘基板，其中上述第二氧化层作为粘着剂，其中上述第三氧化层用以平坦化上述氮化层。
[0013] 根据本发明的一实施例，上述氮化层的厚度为0.1微米至0.5微米之间，其中上述氮化层用以阻隔之用。
[0014] 根据本发明的一实施例，上述多晶硅层为N型掺杂。
[0015] 根据本发明的另一实施例，上述多晶硅层为P型掺杂。
[0016] 根据本发明的又一实施例，上述多晶硅层为未掺杂。
[0017] 根据本发明的一实施例，上述多晶硅层用以利用静电电荷来固定上述半导体结构，其中上述多晶硅层的厚度为0.2微米至1.5微米之间。
[0018] 根据本发明的另一实施例，上述工程化层包括：一氮化层、一第一氧化层以及一多晶硅层。上述氮化层环绕上述绝缘基板，其中上述氮化层包括一上表面。上述第一氧化层环绕除了上述上表面之外的上述氮化层。上述多晶硅层环绕除了上述上表面之外的上述第一氧化层，其中上述半导体层形成于上述上表面的上方，且与上述氮化层相互
接触。
[0019] 根据本发明的一实施例，上述氮化层的厚度为0.1微米至0.5微米之间，其中上述氮化层用以阻隔之用。
[0020] 根据本发明的一实施例，上述多晶硅层为N型掺杂。
[0021] 根据本发明的另一实施例，上述多晶硅层为P型掺杂。
[0022] 根据本发明的另一实施例，上述多晶硅层为未掺杂。
[0023] 根据本发明的一实施例，上述多晶硅层用以利用静电电荷来固定上述半导体结构，其中上述多晶硅层的厚度为0.2微米至1.5微米之间。
[0024] 本发明更提出一种制造方法，用以制造一半导体结构，包括：提供一绝缘基板；形成一工程化层以环绕上述绝缘基板；形成一半导体层于上述工程化层的上方，其中上述半导体层包括一第一区域以及一第二区域；形成一绝缘结构于上述半导体层之中，其中上述绝缘结构位于上述第一区域以及上述第二区域之间；形成一第一栅极结构于上述半导体层之上且位于上述第一区域中；形成一第一源极区域以及一第一漏极区域于上述半导体层之中且位于上述第一区域中，其中上述第一源极区域以及上述第一漏极区域位于上述第一栅极结构的两侧；形成一第二栅极结构于上述半导体层之上且位于上述第二区域；以及形成一第二源极区域以及一第二漏极区域于上述半导体层之中且位于上述第二区域，其中上述第二源极区域以及上述第二漏极区域位于上述第二栅极结构的两侧。
[0025] 根据本发明的一实施例，上述绝缘基板包括氮化铝陶瓷、陶瓷多晶碳化硅、多晶金刚石或其组合。
[0026] 根据本发明的一实施例，上述形成上述工程化层以环绕上述绝缘基板的步骤更包括：形成一第一氧化层以环绕上述绝缘基板；形成一多晶硅层以环绕上述第一氧化层；形成一第二氧化层以环绕上述多晶硅层；形成一氮化层以环绕上述第一氧化层；以及形成一第三氧化层以环绕上述氮化层，其中上述半导体层形成于上述第三氧化层的上方。
[0027] 根据本发明的一实施例，上述绝缘结构更形成于上述第一氧化层、上述多晶硅层、上述第二氧化层、上述氮化层以及上述第三氧化层。
[0028] 根据本发明的一实施例，上述形成上述工程化层以环绕上述绝缘基板的步骤更包括：形成一第一氧化层以环绕上述绝缘基板；形成一多晶硅层于上述第一氧化层的下方；形成一第二氧化层以环绕上述第一氧化层以及上述多晶硅层；以及形成一第三氧化层以环绕上述氮化层，其中上述半导体层形成于上述第三氧化层的上方。
[0029] 根据本发明的另一实施例，上述绝缘基板包括一上表面以及一下表面，其中上述形成上述工程化层以环绕上述绝缘基板的步骤更包括：形成一第一氧化层以环绕除了上述上表面的上述绝缘基板；形成一多晶硅层于上述第一氧化层的下方；形成一第二氧化层以环绕除了上述上表面的上述第一氧化层以及上述多晶硅层；形成一氮化层以环绕上述第二氧化层，其中上述氮化层与上述上表面相互接触；以及形成一第三氧化层以环绕上述氮化层，其中上述半导体层形成于上述第三氧化层的上方。
[0030] 根据本发明的又一实施例，上述形成上述工程化层以环绕上述绝缘基板的步骤更包括：形成一氮化层以环绕上述绝缘基板，其中上述氮化层包括一上表面；形成一第一氧化层以环绕除了上述上表面的上述氮化层；以及形成一多晶硅层以环绕除了上述上表面的上述第一氧化层，其中上述半导体层与上述氮化层相互接触。
[0031] 本发明的制造成本公平合理，且基板损耗可显著降低以利射频的应用。
附图说明
[0032] 图1是显示根据本发明的一实施例所述的半导体结构的剖面图；
[0033] 图2是显示根据本发明的一实施例所述的半导体结构的剖面图；
[0034] 图3是显示根据本发明的另一实施例所述的半导体结构的剖面图；
[0035] 图4是显示根据本发明的另一实施例所述的半导体结构的剖面图；
[0036] 图5是显示根据本发明的另一实施例所述的半导体结构的剖面图；
[0037] 图6是显示根据本发明的另一实施例所述的半导体结构的剖面图；以及
[0038] 图7是显示根据本发明的一实施例所述的半导体制造方法的
流程图。
[0039] 附图标号
[0040] 100、200、300、400、500、600 半导体结构；
[0041] 110、210、310、410、510、610 绝缘基板；
[0042] 120、220、320、420、520、620 工程化层；
[0043] 130 半导体层；
[0044] 221、421、521、621 第一氧化层；
[0045] 222、422、522、622 多晶硅层；
[0046] 223、423、523、623 第二氧化层；
[0047] 224、424、524 氮化层；
[0048] 225、425、525 第三氧化层；
[0049] 271 第一栅极结构；
[0050] 272 第二栅极结构；
[0051] 280 绝缘结构；
[0052] 290 半导体层；
[0053] 530、630 上表面；
[0054] S1 第一源极区域；
[0055] D1 第一漏极区域；
[0056] S2 第二源极区域；
[0057] D2 第二漏极区域；
[0058] P1 第一区域；
[0059] P2 第二区域；
[0060] S710～S780 步骤流程。
具体实施方式
[0061] 以下针对本揭露一些实施例的元件基底、半导体装置及半导体装置的制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本揭露一些实施例的不同样态。以下所述特定的元件及排列方式仅为简单清楚描述本揭露一些实施例。当然，这些仅用以举例而非本揭露的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本揭露一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
[0062] 此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图式的一个元件对于另一元件的相对关系。能理解的是，如果将图式的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。
[0063] 在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
[0064] 能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元件、组成成分、区域、层、及/或部分，这些元件、组成成分、区域、层、及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成成分、区域、层、及/或部分。因此，以下讨论的一第一元件、组成成分、区域、层、及/或部分可在不偏离本揭露一些实施例的教示的情况下被称为一第二元件、组成成分、区域、层、及/或部分。
[0065] 在本揭露一些实施例中，相对性的用语例如“下”、“上”、“
水平”、“垂直”、“之下”、“之上”、“顶部”、“底部”等等应被理解为该段以及相关图式中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作。而关于接合、连接的用语例如“连接”、“互连”等，除非特别定义，否则可指两个结构直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。
[0066] 本发明的实施例是揭露半导体装置的实施例，且上述实施例可被包含于例如
微处理器、存储元件及/或其他元件的集成电路(integrated circuit,IC)中。上述集成电路也可包含不同的被动和主动微
电子元件，例如
薄膜电阻器(thin-film resistor)、其他类型电容器例如，金属-绝缘体-金属电容(metal-insulator-metal capacitor,MIMCAP)、电感、
二极管、金属氧化物半导体
场效应晶体管(Metal-Oxide-Semiconductor field-effect transistors,MOSFETs)、互补式MOS晶体管、双载子结晶体管(bipolar junction transistors,BJTs)、横向扩散型MOS晶体管、高功率MOS晶体管或其他类型的晶体管。在本发明所属技术领域中相关技术人员可以了解也可将半导体装置使用于包含其他类型的半导体元件于集成电路之中。
[0067] 图1是显示根据本发明的一实施例所述的半导体结构的剖面图。如图1所示，半导体结构100包括绝缘基板110、工程化层120以及半导体层130。工程化层120用以环绕绝缘基板110，而半导体层130形成于工程化层120之上。
[0068] 根据本发明的一实施例，绝缘基板110包括氮化铝陶瓷(多晶质)。根据本发明的另一实施例，绝缘基板110包括陶瓷多晶碳化硅(ceramic polycrystalline silicon carbide)。根据本发明的又一实施例，绝缘基板110包括多晶金刚石。根据本发明的其他实施例，绝缘基板110包括上述材料的组合。
[0069] 图2是显示根据本发明的一实施例所述的半导体结构的剖面图。如图2所示，半导体结构200包括绝缘基板210、工程化层220以及半导体层290，其中工程化层220环绕绝缘基板210，并且半导体层290形成于工程化层220之上。
[0070] 绝缘基板210为绝缘体。根据本发明的一实施例，绝缘基板210包括氮化铝陶瓷。根据本发明的另一实施例，绝缘基板210包括陶瓷多晶碳化硅(ceramic polycrystalline silicon carbide)。根据本发明的又一实施例，绝缘基板210包括多晶金刚石。根据本发明的其他实施例，绝缘基板210包括上述材料的组合。
[0071] 如图2所示，工程化层220包括第一氧化层221、多晶硅层222、第二氧化层223、氮化层224以及第三氧化层225。第一氧化层221环绕绝缘基板210。根据本发明的一实施例，第一氧化层221用已将绝缘基板210的表面平坦化。根据本发明的一实施例，第一氧化层221的厚度可为0.1微米至4微米之间。
[0072] 多晶硅层222更环绕第一氧化层221。根据本发明的一实施例，多晶硅层222通过静电来固定半导体结构200。根据本发明的一些实施例，半导体工艺以及制造设备通常在
制造过程中需要夹具来固定晶圆，为了固定晶圆，通常使用静电
力，而夹具则为静电夹具。静电夹具用以利用静电立，来粘住晶圆(或是晶圆的基板)。由于绝缘基板210以及工程化层220的其他层为绝缘体，多晶硅层222用以保留静电荷。若没有导电层(如多晶硅层222)的话，由于基板为绝缘体，因此基板无法被静电夹具所固定。
[0073] 根据本发明的一实施例，多晶硅层222为N型掺杂。根据本发明的另一实施例，多晶硅层222为P型掺杂。根据本发明的又一实施例，多晶硅层222为未掺杂。根据本发明的一实施例，多晶硅层222的厚度为0.2微米至1.5微米之间。
[0074] 第二氧化层223环绕多晶硅层222，并用以平坦化多晶硅层222的表面。根据本发明的一实施例，第二氧化层223的厚度为0.1微米至4微米之间。
[0075] 氮化层224环绕第二氧化层223。根据本发明的一实施例，氮化层224作为隔离层，以阻绝绝缘基板210的任何污染物的扩散。根据本发明的一实施例，氮化层224的厚度为0.1微米至0.5微米之间。
[0076] 第三氧化层225环绕氮化层224。根据本发明的一实施例，第三氧化层225用以平坦化氮化层224的表面，使得半导体层290能够形成于第三氧化层225之上。根据本发明的一实施例，第三氧化层225的厚度为0.1微米至4微米之间。
[0077] 半导体层290包括第一区域P1以及第二区域P2。绝缘结构280形成于半导体层290中，用以将半导体层290划分为第一区域P1以及第二区域P2。根据本发明的一实施例，绝缘结构280为浅沟渠隔离区(Shallow Trench Isolation,STI)，并填满氧化物。
[0078] 如图2所示，第一栅极结构271形成于半导体层290之上，且位于第一区域P1之内。第一源极区域S1以及第一漏极区域D1形成于半导体层290中，且位于第一区域P1之内，其中第一源极区域S1以及第一漏极区域D1位于第一栅极结构271的两侧。根据本发明的一实施例，第一源极区域S1以及第一漏极区域D1的相对
位置可为图2所示的相反。
[0079] 第二栅极结构272形成于半导体层290之上，且位于第二区域P2。第二源极区域S2以及第二漏极区域D2形成于半导体层290之上，且位于第二区域P2，其中第二源极区域S2以及第二漏极区域D2位于第二栅极结构272的两侧。根据本发明的一实施例，第二源极区域S2以及第二漏极区域D2的相对位置可为图2所示的相反。
[0080] 根据本发明的一实施例，由于多晶硅层222位于半导体层290以及绝缘基板210之间，因此半导体结构200可能不适合射频应用。由于多晶硅层222可累积静电电荷，多晶硅层222的静电电荷会干扰制作于半导体层290之上的射频电路。根据本发明的一实施例，半导体结构200可适用于电源电路。
[0081] 图3是显示根据本发明的另一实施例所述的半导体结构的剖面图。将图3与图2相比，除了绝缘结构280之外，半导体结构300与图2的半导体结构200相同。如图3所示，绝缘结构280更穿透至第一氧化层221、多晶硅层222、第二氧化层223、氮化层224以及第三氧化层225。
[0082] 根据本发明的一实施例，由于多晶硅层222位于半导体层290以及绝缘基板210之间，因此半导体结构300可能不适合射频应用。由于多晶硅层222可累积静电电荷，因此多晶硅层222的静电电荷会干扰制作于半导体层290之上的射频电路。根据本发明的一实施例，半导体结构300可适用于电源电路。
[0083] 图4是显示根据本发明的另一实施例所述的半导体结构的剖面图。如图4所示，半导体结构400包括绝缘基板410、工程化层420以及半导体层290，其中工程化层420环绕绝缘基板410，半导体层290形成于工程化层420之上。将图4与图2相比，第一栅极结构271、第一源极区域S1、第一漏极区域D1、第二栅极结构272、第二源极区域S2、第二漏极区域D2、绝缘结构280以及半导体层290皆相同，在此不再重复赘述。
[0084] 绝缘基板410为绝缘体。根据本发明的一实施例，绝缘基板410包括氮化铝陶瓷。根据本发明的另一实施例，绝缘基板410包括陶瓷多晶碳化硅(ceramic polycrystallinesilicon carbide)。根据本发明的又一实施例，绝缘基板410包括多晶金刚石。根据本发明的其他实施例，绝缘基板410包括上述材料的组合。
[0085] 如图4所示，工程化层420包括第一氧化层421、多晶硅层422、第二氧化层423、氮化层424以及第三氧化层425。第一氧化层421环绕绝缘
机体410。根据本发明的一实施例，第一氧化层421用以平坦化绝缘基板410的表面。根据本发明的一实施例，第一氧化层421的厚度为0.1微米至4微米。
[0086] 多晶硅层422形成于第一氧化层421之下，且并未环绕整个绝缘基板410，用以确保半导体层290之下没有任何半导体层。根据本发明的一实施例，多晶硅层422用以利用静电电荷来固定半导体结构400。根据本发明的一实施例，多晶硅层422为N型掺杂。根据本发明的另一实施例，多晶硅层422为P型掺杂。根据本发明的又一实施例，多晶硅层422为未掺杂。根据本发明的一实施例，多晶硅层422的厚度为0.2微米至1.5微米。
[0087] 根据本发明的一实施例，多晶硅层422先环绕第一氧化层421后，
刻蚀多晶硅层422至第一氧化层421的表面，只留下绝缘基板410下方的多晶硅层422。将多晶硅422自上表面移除的过程可利用多晶硅的选择性刻蚀(如，各向同性干式刻蚀(isotropic dry etching)或湿式刻蚀)，或选择性
抛光多晶硅层422的方式达成。
[0088] 第二氧化层423环绕第一氧化层421以及多晶硅层422。换句话说，多晶硅层422形成于第一氧化层421以及第二氧化层423之间，且在绝缘基板410的下方。根据本发明的一实施例，第二氧化层423的厚度为0.1微米至4微米之间。
[0089] 氮化层424环绕第二氧化层423。根据本发明的一实施例，氮化层424作为隔离层，以阻绝绝缘基板410的任何污染物的扩散。根据本发明的一实施例，氮化层424的厚度为0.1微米至0.5微米之间。
[0090] 第三氧化层425环绕氮化层424。根据本发明的一实施例，第三氧化层425用以平坦化氮化层424的表面，使得半导体层290能够形成于第三氧化层425之上。根据本发明的一实施例，第三氧化层425的厚度为0.1微米至4微米之间。
[0091] 根据本发明的一实施例，由于绝缘基板410上没有任何多晶硅层422，因此半导体结构400适合射频应用。根据本发明的其他实施例，多晶硅层422可通过背面
研磨以降低静电干扰的效应。由于多晶硅层422被移除了，因此背面研磨的半导体结构400将更适合射频应用。
[0092] 图5是显示根据本发明的另一实施例所述的半导体结构的剖面图。如图5所示，半导体结构500包括绝缘基板510、工程化层520以及半导体层290。将图5与图2相比，半导体结构500也包括第一栅极结构271、第一源极区域S1、第一漏极区域D1、第二栅极结构272、第二源极区域S2、第二漏极区域D2、绝缘结构280以及半导体层290，其中上述元件在此不再重复赘述。
[0093] 绝缘基板510为绝缘体。根据本发明的一实施例，绝缘基板510包括氮化铝陶瓷。根据本发明的另一实施例，绝缘基板510包括陶瓷多晶碳化硅(ceramic polycrystalline silicon carbide)。根据本发明的又一实施例，绝缘基板510包括多晶金刚石。根据本发明的其他实施例，绝缘基板510包括上述材料的组合。
[0094] 如图5所示，半导体层520包括第一氧化层521、多晶硅层522、第二氧化层523、氮化层524以及第三氧化层525。除了绝缘基板510的上表面530之外，第一氧化层521环绕绝缘基板510。根据本发明的一实施例，第一氧化层521的厚度为0.1微米至4微米之间。
[0095] 多晶硅层522形成于第一氧化层521的下方，并且并未环绕整个绝缘基板510。根据本发明的一实施例，多晶硅层522用以利用静电电荷，来固定半导体结构500。根据本发明的一实施例，多晶硅层522为N型掺杂。根据本发明的另一实施例，多晶硅层522为P型掺杂。根据本发明的又一实施例，多晶硅层522为未掺杂。根据本发明的一实施例，多晶硅层522的厚度为0.2微米至1.5微米。
[0096] 除了绝缘基板510的上表面530，第二氧化层523环绕第一氧化层521以及多晶硅层522。换句话说，多晶硅层522形成于第一氧化层521以及第二氧化层523之间，且位于绝缘基板510的下方。根据本发明的一实施例，第二氧化层523的厚度为0.1微米至4微米之间。
[0097] 根据本发明的一实施例，当形成第一氧化层521以环绕绝缘基板510时，第一氧化层521先形成于绝缘基板510的上表面530，再通过刻蚀的方式移除第一氧化层521以暴露上表面530，其中刻蚀的方式如上所述。当形成多晶硅层522以环绕第一氧化层521以及绝缘基板510时，刻蚀多晶硅层522使得多晶硅层522只剩下位于绝缘基板510以及第一氧化层521的下方的部分。当形成第二氧化层523以环绕绝缘基板510时，刻蚀第二氧化层523以暴露绝缘基板510的上表面530。
[0098] 氮化层524形成以环绕第二氧化层523以及上表面530，使得氮化层524与上表面530相互接触。根据本发明的一实施例，氮化层524作为隔离层，以阻绝绝缘基板510的任何污染物的扩散。根据本发明的一实施例，氮化层524的厚度为0.1微米至0.5微米之间。
[0099] 第三氧化层525环绕氮化层524。根据本发明的一实施例，第三氧化层525用以平坦化氮化层524的表面，使得半导体层290可形成于第三氧化层225的上方。根据本发明的一实施例，第三氧化层525的厚度为0.1微米至4微米之间。
[0100] 根据本发明的一实施例，由于没有多晶硅层522位于绝缘基板510的上方，因此半导体结构500可适用于需要极低射频损耗的高性能的射频应用。根据本发明的其他实施例，多晶硅层522可利用背面研磨(或抛光)的方式予以移除。
[0101] 图6是显示根据本发明的另一实施例所述的半导体结构的剖面图。如图6所示，半导体结构600包括绝缘基板610、工程化层620以及半导体层290。将图6与图2相比，半导体结构600也包括第一栅极结构271、第一源极区域S1、第一漏极区域D1、第二栅极结构272、第二源极区域S2、第二漏极区域D2、绝缘结构280以及半导体层290，其中上述元件在此不再重复赘述。
[0102] 绝缘基板610为绝缘体。根据本发明的一实施例，绝缘基板610包括氮化铝陶瓷。根据本发明的另一实施例，绝缘基板610包括陶瓷多晶碳化硅(ceramic polycrystallinesilicon carbide)。根据本发明的又一实施例，绝缘基板610包括多晶金刚石。根据本发明的其他实施例，绝缘基板610包括上述材料的组合。
[0103] 如图6所示，工程化层620包括氮化层621、第一氧化层622以及多晶硅层623。氮化层621形成以环绕绝缘基板610。根据本发明的一实施例，氮化层621作为隔离层，以阻绝绝缘基板610的任何污染物的扩散。根据本发明的一实施例，氮化层621的厚度为0.1微米至0.5微米之间。
[0104] 第一氧化层622形成以环绕除了上表面630以外的氮化层621，因而暴露了上表面630。根据本发明的一实施例，第一氧化层622用以平坦化氮化层621的上表面。根据本发明的一实施例，第一氧化层622的厚度为0.1微米至4微米之间。
[0105] 多晶硅层623形成以环绕第一氧化层622，使得氮化层621的上表面630得以暴露。根据本发明的一实施例，多晶硅层623用以利用静电电荷来固定半导体结构600。根据本发明的一实施例，多晶硅层623为N型掺杂。根据本发明的另一实施例，多晶硅层623为P型掺杂。根据本发明的又一实施例，多晶硅层623为未掺杂。根据本发明的一实施例，多晶硅层
623的厚度为0.2微米至1.5微米之间。
[0106] 半导体层290形成于氮化层621的上表面630的上方。换句话说，半导体层290与氮化层621的上表面630接触。
[0107] 根据本发明的一实施例，当第一氧化层622形成以环绕氮化层621时，刻蚀第一氧化层622位于上表面630的上方的部分。当多晶硅623形成以环绕第一氧化层622时，刻蚀多晶硅层623的某部分而将上表面630暴露出来，使得半导体能够形成于上表面630之上，且与氮化层621相接触。
[0108] 根据本发明的一实施例，半导体结构600可适用于射频应用。根据本发明的其他实施例，可在半导体结构600制造完成后将多晶硅层623完全移除，使得没有多晶硅层623的半导体结构600能更适用于射频应用。
[0109] 图7是显示根据本发明的一实施例所述的半导体制造方法的流程图。如图7所示，提供绝缘基板(步骤S710)。工程化层形成以环绕绝缘基板(步骤S720)。根据本发明的一实施例，工程化层可包括如图2-图6所示的第一氧化层、多晶硅层、第二氧化层、氮化层以及第三氧化层。
[0110] 接着，半导体层形成于工程化层之上(步骤S730)，其中半导体层包括第一区域以及第二区域。隔离结构形成于半导体层中(步骤S740)，其中隔离结构位于第一区域以及第二区域之间。第一栅极结构形成于半导体层之上，且位于第一区域中(步骤S750)。
[0111] 第一源极区域以及第一漏极区域形成于半导体层，且位于第一区域中(步骤S760)，其中第一源极区域以及第一漏极区域位于第一栅极结构的两侧。第二栅极结构形成于半导体层的上方，且位于第二区域(步骤S770)。第二源极区域以及第二漏极区域形成于半导体层，且位于第二区域中(步骤S780)，其中第二源极区域以及第二漏极区域位于第二栅极结构的两侧。
[0112] 本发明提出了用于射频应用且具有低基板损耗的基板，该基板具有环绕绝缘基板的工程化层，因此制造成本公平合理，且基板损耗可显著降低以利射频的应用。
[0113] 本发明提出静电防护装置的半导体结构，用以有效的提升静电防护的机器放电模式的保护能力。根据本发明的许多实施例，机器放电模式的保护能力最高可达550V。
[0114] 虽然本揭露的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中相关技术人员，在不脱离本揭露的精神和范围内，当可作更动、替代与润饰。此外，本揭露的保护范围并未局限于
说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中相关技术人员可从本揭露一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本揭露一些实施例使用。因此，本揭露的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一
权利要求构成个别的实施例，且本揭露的保护范围也包括各个权利要求及实施例的组合。
