一种低阻LED的芯片外延结构及其制备方法
阅读：240发布：2024-01-18
专利汇可以提供一种低阻LED的芯片外延结构及其制备方法专利检索，专利查询，专利分析的服务。并且本 发明 是一种低阻LED的芯片 外延 结构及其制备方法。该结构沿着 外延生长 方向依次包括衬底、 缓冲层 、N-型 半导体 材料层、多 量子阱 层、P-型半导体材料层、 电流 扩展层和P-型欧姆 电极 ；其中，电流扩展层和N极欧姆 接触 层中分别嵌有绝缘层；所述的外延结构还包括N极 欧姆接触 层和N-型欧姆电极；N极欧姆接触层位于部分N-型半导体材料层之上；N-型欧姆电极位于N极欧姆接触层之上。本发明制备方法简单，可操作性强，成本低，而且在进一步减小欧姆接触 电阻 的 基础 上，也一定程度上增加了载流子的注入效率，实现性能的大幅改善。，下面是一种低阻LED的芯片外延结构及其制备方法专利的具体信息内容。
1.一种低阻LED的芯片外延结构，其特征为该结构沿着外延生长方向依次包括衬底、缓冲层、N-型半导体材料层、多量子阱层、P-型半导体材料层、电流扩展层和P-型欧姆电极；其中，电流扩展层和N极欧姆接触层中分别嵌有绝缘层；所述的外延结构还包括N极欧姆接触层和N-型欧姆电极；N极欧姆接触层位于部分N-型半导体材料层之上；N-型欧姆电极位于N极欧姆接触层之上；
其中，绝缘层所用材质为无掺杂的AlN、SiO2、Si3N4、Al2O3、金刚石、LiF或PMMA，厚度为
0.5～25nm，绝缘层的投影形状为圆形、三角形、矩形或圆环，侧面为矩形、阶梯状、凹凸状或空心状, 绝缘层向下投影面积分别占电流扩展层和N极欧姆接触层的1%～99%。
2.如权利要求1所述的低阻LED的芯片外延结构，其特征为所述衬底101的材料为蓝宝石、Si、SiC、GaN或AlN。
3.如权利要求1所述的低阻LED的芯片外延结构，其特征为所述缓冲层的材质为
Alx1Iny1Ga1-x1-y1N，式中各元素的组分0≤x1≤1, 0≤y1≤1, 0≤1-x1-y1，厚度为10～50 nm。
4.如权利要求1所述的低阻LED的芯片外延结构，其特征为所述N-型半导体材料层的材质为Alx2Iny2Ga1-x2-y2N，式中各元素的组分0≤x2≤1, 0≤y2≤1, 0≤1-x2-y2，厚度为1～5μm。
5.如权利要求1所述的低阻LED的芯片外延结构，其特征为所述多量子阱层为
Alx3Iny3Ga1-x3-y3N/Alx4Iny4Ga1-x4-y4N，式中，各元素的组分0≤x3≤1, 0≤x4≤1, 0≤y3≤1,
0≤y4≤1,0≤1-x3-y3，0≤1-x4-y4，量子垒Alx3Iny3Ga1-x3-y3N的厚度为5～ 50 nm，量子阱Alx4Iny4Ga1-x4-y4N的厚度为1～15 nm，且量子垒Alx3Iny3Ga1-x3-y3N的禁带宽度比量子阱Alx4Iny4Ga1-x4-y4N的禁带宽度大0.01eV～6eV，量子垒的个数总比量子阱的个数多一个，且量子阱至少有一个。
6.如权利要求1所述的低阻LED的芯片外延结构，其特征为所述P-型半导体材料层的材质为Alx5Iny5Ga1-x5-y5N，式中各元素的组分0≤x5≤1, 0≤y5≤1, 0≤1-x5-y5，厚度为50～
500 nm。
7.如权利要求1所述的低阻LED的芯片外延结构，其特征为所述电流扩展层的材质为氧化铟锡、Ni/Au、石墨烯、氧化锌或铝，厚度为3～300 nm。
8.如权利要求1所述的低阻LED的芯片外延结构，其特征为所述P-型欧姆电极的材质为Cr/Au，Ni/Au, Pt/Au或Ni/Al；所述N极欧姆接触层的材质为Ti/Al等，厚度为3～100 nm。
9.如权利要求1所述的低阻LED的芯片外延结构，其特征为N-型欧姆电极的材质为Au，Cr/Au或Al。
10.如权利要求所述的低阻LED的芯片外延结构的制备方法，其特征为包括如下步骤：
第一步，在MOCVD或者MBE反应炉中，对衬底进行高温900℃ 1400℃烘烤；
~
第二步，在MOCVD 或者MBE反应炉中，在第一步处理后的衬底表面上外延生长厚度为10～50 nm缓冲层；
第三步，在MOCVD 或者MBE反应炉中，在第二步得到的缓冲层上沉积厚度为1～5μm的N-型半导体材料层；
第四步，在MOCVD 或者MBE反应炉中，在第三步得到的N-型半导体材料层上外延生长多量子阱层，量子垒Alx3Iny3Ga1-x3-y3N的厚度为5～50 nm，量子阱Alx4Iny4Ga1-x4-y4N的厚度为1～15 nm和厚度为50～500 nm的P-型半导体材料层105，且量子垒Alx3Iny3Ga1-x3-y3N的禁带宽度比量子阱Alx4Iny4Ga1-x4-y4N的禁带宽度大0.01eV～6eV，所述量子垒的数目始终比量子阱的数目多一个；
第五步，在第四步得到的P-型半导体材料层上，通过光刻和干法刻蚀工艺制作台阶，曝露出部分N-型半导体材料层，其中曝露出的N-型半导体材料面积占N-型半导体材料总面积的1%～40%，曝露出的N-型半导体材料的厚度占N-型半导体材料总厚度的1%～60%；
第六步，在第五步得到的P-型半导体材料层和N-型半导体材料上蒸镀厚度为0.5～25 nm的绝缘层，其所用材质为无掺杂的AlN、SiO2、Si3N4、Al2O3、金刚石、LiF或PMMA，其绝缘层向下投影面积分别占P-型半导体材料层和曝露部分的N-型半导体材料层的1%～99%；
第七步，在第六步得到的绝缘层上蒸镀电流扩展层，并通过光刻和湿法刻蚀制作图形化电流扩展层，使其位于P-型半导体材料层和其对应的绝缘层上方；电流扩展层在P-型半导体材料层上的厚度为3～300 nm；
第八步，在第七步得到电流扩展层后，蒸镀一层Ti/Al金属，并且通过光刻制作出N极欧姆接触层，其中N极欧姆接触层位于部分曝露出的N-型半导体材料层之上，厚度为3～100 nm；N极欧姆接触层的投影面积为曝露出的N-型半导体材料层面积的1% 99%；
~
第九步，蒸镀并且光刻依次制作出P-型欧姆电极和N-型欧姆电极，其中P-型欧姆电极位于电流扩展层之上，占电流扩展层面积1%～99%，N-型欧姆电极位于N极欧姆接触层之上，占N极欧姆接触层面积1%～99%；由此得到所述的具有一种低阻LED的芯片外延结构。
一种低阻LED的芯片外延结构及其制备方法
技术领域
背景技术
[0002] 节能环保是当今世界的主题，人类如今面临全球气候变暖和生态环境日益恶化的危机，国际社会为环境治理做出了积极努力，《水俣公约》的制定与实施打响了禁汞行动的“第一枪”。而基于Ⅲ-Ⅴ族氮化物半导体的发光二极管(LED)技术是取代汞灯照明技术的不二之选，在改善生态问题上发挥着重要的作用。与此同时，氮化物半导体的LED技术在杀菌消毒，生物医学，通讯及照明等领域具有广阔的应用前景。但是，氮化物半导体的LED技术仍面临着空穴注入效率表现不佳和光电转换效率低的问题，其中半导体材料和金属电极的高接触电阻是造成光电转换效率低的一个重要因素。经过科研人员研究发现，相对于Si掺杂的N-型氮化物半导体材料而言，P-型半导体材料中的Mg掺杂杂质的激活能更高，所以P型掺杂的效率也显得比较低，从而导致了低空穴浓度的问题，则在P-型半导体材料和P-电极接触交界处会形成较高的肖特基势垒，导致接触电阻增加，阻碍了空穴的注入。此外，在N-型半导体材料和N-型电极接触交界处同样会形成较高的肖特基势垒和较宽的耗尽区，导致接触电阻增加，阻碍电子的注入，N-型半导体材料虽然可以实现重掺杂，但不可能完全规避肖特基势垒的出现。研究人员为了减小LED器件的接触电阻，比如采用锡清除法(Sn-purge treatment)来降低氧化铟锡接触层的表面粗糙度，从而减小了接触电阻和导通电压，使得光电转换效率有所改善，此方法只是针对于用氧化铟锡作电流扩展层的LED，适用范围窄(Wbin Tu,Zimin Chen et al.Performance optimization of AlGaN-based LEDs by use of ultraviolet-transparent indium tin oxide:Effect of in situ contact treatment[J].Applied Physics Express,2018,11,052101)；专利号为CN105932129A的中国专利公开了一种LED的芯片结构及其制备方法，该结构在P-型半导体材料和P-型电极之间插入一层绝缘层，能够增加空穴注入效率，并且减小P-型半导体材料/P-型电极的接触电阻。
发明内容
[0003] 本发明的目的为针对当前技术存在的不足，提供一种低阻LED的芯片外延结构及其制备方法。该结构通过在半导体材料和电极之间插入一层适当长度的图案化绝缘层，从而减小半导体材料与电极金属接触处肖特基势垒的高度，使得电子或空穴的隧穿更加容易，减小半导体材料和电极的接触电阻。本发明制备方法简单，可操作性强，成本低，而且在进一步减小欧姆接触电阻的基础上，也一定程度上增加了载流子的注入效率，实现性能的大幅改善。
[0004] 本发明的技术方案是：
[0005] 一种低阻LED的芯片外延结构，该结构沿着外延生长方向依次包括衬底、缓冲层、N-型半导体材料层、多量子阱层、P-型半导体材料层、电流扩展层和P-型欧姆电极；其中，电流扩展层和N极欧姆接触层中分别嵌有绝缘层；所述的外延结构还包括N极欧姆接触层和N-型欧姆电极；N极欧姆接触层位于部分N-型半导体材料层之上；N-型欧姆电极位于N极欧姆接触层之上；
[0006] 其中，绝缘层所用材质为无掺杂的AlN、SiO2、Si3N4、Al2O3、金刚石、LiF或PMMA，厚度为0.5～25nm，绝缘层的投影形状为圆形、三角形、矩形或圆环，侧面为矩形、阶梯状、凹凸状或空心状,绝缘层向下投影面积分别占电流扩展层和N极欧姆接触层的1％～99％。
[0007] 所述衬底101的材料为蓝宝石、Si、SiC、GaN或AlN,该衬底101可以依据外延生长方向分为极性衬底、半极性衬底或非极性的衬底；
[0008] 所述缓冲层的材质为Alx1Iny1Ga1-x1-y1N，式中各元素的组分0≤x1≤1,0≤y1≤1,0≤1-x1-y1，厚度为10～50nm；
[0009] 所述N-型半导体材料层的材质为Alx2Iny2Ga1-x2-y2N，式中各元素的组分0≤x2≤1,0≤y2≤1,0≤1-x2-y2，厚度为1～5μm；
[0010] 所述多量子阱层为Alx3Iny3Ga1-x3-y3N/Alx4Iny4Ga1-x4-y4N，式中，各元素的组分0≤x3≤1,0≤x4≤1,0≤y3≤1,0≤y4≤1,0≤1-x3-y3，0≤1-x4-y4，量子垒Alx3Iny3Ga1-x3-y3N的厚度为5～50nm，量子阱Alx4Iny4Ga1-x4-y4N的厚度为1～15nm，且量子垒Alx3Iny3Ga1-x3-y3N的禁带宽度比量子阱Alx4Iny4Ga1-x4-y4N的禁带宽度大0.01eV～6eV，量子垒的个数总比量子阱的个数多一个，且量子阱至少有一个；
[0011] 所述P-型半导体材料层的材质为Alx5Iny5Ga1-x5-y5N，式中各元素的组分0≤x5≤1,0≤y5≤1,0≤1-x5-y5，厚度为50～500nm；
[0013] 所述P-型欧姆电极的材质为Cr/Au，Ni/Au,Pt/Au或Ni/Al；
[0014] 所述N极欧姆接触层的材质为Ti/Al等，厚度为3～100nm；
[0015] 所述N-型欧姆电极的材质为Au，Cr/Au或Al。
[0016] 所述的低阻LED的芯片外延结构的制备方法，包括如下步骤：
[0017] 第一步，在MOCVD或者MBE反应炉中，对衬底进行高温900℃～1400℃烘烤；
[0018] 第二步，在MOCVD或者MBE反应炉中，在第一步处理后的衬底表面上外延生长厚度为10～50nm缓冲层；
[0019] 第三步，在MOCVD或者MBE反应炉中，在第二步得到的缓冲层上沉积厚度为1～5μm的N-型半导体材料层；
[0020] 第四步，在MOCVD或者MBE反应炉中，在第三步得到的N-型半导体材料层上外延生长多量子阱层，量子垒Alx3Iny3Ga1-x3-y3N的厚度为5～50nm，量子阱Alx4Iny4Ga1-x4-y4N的厚度为1～15nm和厚度为50～500nm的P-型半导体材料层，且量子垒Alx3Iny3Ga1-x3-y3N的禁带宽度比量子阱Alx4Iny4Ga1-x4-y4N的禁带宽度大0.01eV～6eV；所述量子垒的数目始终比量子阱的数目多一个；
[0021] 第五步，在第四步得到的P-型半导体材料层上，通过光刻和干法刻蚀工艺制作台阶，曝露出部分N-型半导体材料，其中曝露出的N-型半导体材料面积占N-型半导体材料总面积的1％～40％，曝露出的N-型半导体材料的厚度占N-型半导体材料总厚度的1％～60％；
[0022] 第六步，在第五步得到的P-型半导体材料层和N-型半导体材料层上蒸镀厚度为0.5～25nm的绝缘层，其所用材质为无掺杂的AlN、SiO2、Si3N4、Al2O3、金刚石、LiF或PMMA，其绝缘层向下投影面积分别占P-型半导体材料层和曝露部分的N极欧姆接触层的1％～99％；
[0023] 第七步，在第六步得到的绝缘层上蒸镀电流扩展层，并通过光刻和湿法刻蚀制作图形化电流扩展层，使其位于P-型半导体材料层和其对应的绝缘层上方；电流扩展层在P-型半导体材料层上的厚度为3～300nm；
[0024] 第八步，在第七步得到电流扩展层后，蒸镀一层Ti/Al金属，并且通过光刻制作出N极欧姆接触层，其中N极欧姆接触层位于曝露出的N-型半导体材料上的绝缘层和部分曝露出的N-型半导体材料层之上，厚度为3～100nm；N极欧姆接触层的投影面积为曝露出的N-型半导体材料层面积的1％～99％；
[0025] 第九步，蒸镀并且光刻依次制作出P-型欧姆电极和N-型欧姆电极，其中P-型欧姆电极位于电流扩展层之上，占电流扩展层面积1％～99％，N-型欧姆电极位于N极欧姆接触层之上，占N极欧姆接触层面积1％～99％；
[0026] 由此得到所述的具有一种低阻LED的芯片外延结构。
[0027] 本发明的实质性特点为：
[0028] 传统外延结构是半导体材料和金属直接相接触的，在半导体材料和电极接触处会形成很高的肖特基势垒，阻碍载流子的输运，从而增加了半导体材料和金属电极的接触电阻；而本发明是在半导体材料和金属之间插入一层适当长度的图案化绝缘层，有效地降低了半导体材料和金属接触处的肖特基势垒高度，更利于载流子隧穿，从而减小半导体材料和金属电极的接触电阻，改善光电转换效率。
[0029] 本发明的有益效果是：
[0030] (1)本发明LED外延结构是在半导体材料和电极之间插入一层适当尺寸和形状的图案化绝缘层，从而降低半导体材料和金属接触处的肖特基势垒高度，增加载流子的注入效率，减小半导体材料和电极的接触电阻，改善光电转换效率。
[0031] (2)本发明利用插入的绝缘层增加载流子的注入效率，从而减小半导体材料和金属接触处耗尽区的长度，使得载流子的隧穿更加容易，同时一定程度上缓解了发光二极管器件中的电流拥挤效应，使得电流的分布更为均匀。研究结果表明，本发明外延结构在改善了I-V特性的同时，内量子效率也随着载流子注入效率的提高而增加。
[0032] (3)本发明方法可操作性强，成本低，工艺简单可靠，适于工业上的推广使用。
[0033] 本发明具有一种低阻LED的芯片外延结构专门适用于光发射的半导体器件，尤其适用于III-V族氮化物发光二极管。
[0034] 经过我们研究得到图5中I-V特性曲线图，可以明显地看出在同等电流下，具有图案化绝缘层的LED器件具有更小的开启电压和导通电压，充分地说明本发明LED芯片可以降低半导体材料和电极的接触电阻，有助于改善I-V特性，从而增强光电转换效率。附图说明
[0035] 图1为现有技术中标准的LED芯片的外延结构示意图，即不具备绝缘层。
[0036] 图2为本发明具有一种低阻LED的芯片外延结构一种实施例的结构示意图。
[0038] 图4为在图3结构基础上蒸镀一层绝缘层，通过光刻和湿法刻蚀制作图案化后的结构俯视示意图；
[0039] 图5为实施例1的半导体材料和电极金属之间具有图案化绝缘层和没有图案化绝缘层的LED芯片外延结构的I-V特性曲线图。
[0040] 图6为实施例2中，在图3结构基础上蒸镀一层绝缘层，通过光刻和湿法刻蚀制作出图案化绝缘层的LED外延侧视结构示意图；
[0041] 图7为实施例2中，在图3结构基础上蒸镀一层绝缘层，通过光刻和湿法刻蚀制作图案化后的结构俯视示意图；
[0042] 图8为实施例3中，在图3结构基础上蒸镀一层绝缘层，通过光刻和湿法刻蚀制作出图案化绝缘层的LED外延侧视结构示意图；
[0043] 图9为实施例3中，在图3结构基础上蒸镀一层绝缘层，通过光刻和湿法刻蚀制作图案化后的结构俯视示意图；
[0044] 其中，101.衬底，102.缓冲层，103.N-型半导体材料层，104.多量子阱层，105.P-型半导体材料层，106.绝缘层，107.电流扩展层，108.P-型欧姆电极，109.N极欧姆接触层，110.N-型欧姆电极。
具体实施方式
[0045] 图1为现有的标准LED外延结构的结构图，现有的标准LED外延结构沿着外延生长方向依次包括衬底101、缓冲层102、N-型半导体材料层103、多量子阱层104、P-型半导体材料层105、电流扩展层107、P-型欧姆电极108；所述的外延结构还包括N极欧姆接触层109和N-型欧姆电极110；N极欧姆接触层109位于部分N-型半导体材料层103之上；N-型欧姆电极110位于N极欧姆接触层109之上。
[0046] 现有的标准外延结构是半导体材料和金属直接相接触的，在半导体材料和电极接触处会形成很高的肖特基势垒，阻碍载流子的输运，从而增加了半导体材料和金属电极的接触电阻，导致光电转换效率不佳。
[0048] 本发明具有一种低阻LED的芯片外延结构(简称外延结构，参见图2)沿着外延生长方向依次包括衬底101、缓冲层102、N-型半导体材料层103、多量子阱层104、P-型半导体材料层105、电流扩展层107、P-型欧姆电极108；其中，电流扩展层107嵌有绝缘层106；
[0049] 所述的外延结构还包括N极欧姆接触层109和N-型欧姆电极110；N极欧姆接触层109位于部分N-型半导体材料层103之上；N-型欧姆电极110位于N极欧姆接触层109之上；N极欧姆接触层109中也嵌有绝缘层106；所述绝缘层106材质为无掺杂的AlN、SiO2、Si3N4、Al2O3、金刚石、LiF或PMMA，厚度为0.5～25nm，根据不同的器件结构设计需求，绝缘层106的投影图案为圆形、三角形、矩形、圆环等不规则图案，侧面为矩形、阶梯状、凹凸状、空心状等不规则形状,绝缘层106向下投影面积分别占对应的电流扩展层107和N极欧姆接触层109的
1％～99％。
1％～99％。
[0050] 本发明外延结构所述衬底101的材料可以是但不局限于蓝宝石、Si、SiC、GaN或AlN,该衬底101可以依据外延生长方向分为极性衬底、半极性衬底或非极性的衬底；
[0051] 本发明外延结构所述缓冲层102的材质为Alx1Iny1Ga1-x1-y1N，式中各元素的组分0≤x1≤1,0≤y1≤1,0≤1-x1-y1，厚度为10～50nm；
[0052] 本发明外延结构所述N-型半导体材料层103的材质为Alx2Iny2Ga1-x2-y2N，式中各元素的组分0≤x2≤1,0≤y2≤1,0≤1-x2-y2，厚度为1～5μm；
[0053] 本发明外延结构所述多量子阱层104为Alx3Iny3Ga1-x3-y3N/Alx4Iny4Ga1-x4-y4N，式中，各元素的组分0≤x3≤1,0≤x4≤1,0≤y3≤1,0≤y4≤1,0≤1-x3-y3,0≤1-x4-y4，量子垒Alx3Iny3Ga1-x3-y3N的厚度为5～50nm，量子阱Alx4Iny4Ga1-x4-y4N的厚度为1～15nm，且量子垒Alx3Iny3Ga1-x3-y3N的禁带宽度比量子阱Alx4Iny4Ga1-x4-y4N的禁带宽度大0.01eV～6eV，量子垒的数目始终比量子阱的数目多一个，量子阱的个数至少为一个；
[0054] 本发明外延结构所述P-型半导体材料层105的材质为Alx5Iny5Ga1-x5-y5N，式中各元素的组分0≤x5≤1,0≤y5≤1,0≤1-x5-y5，厚度为50～500nm；
[0056] 本发明外延结构所述P-型欧姆电极108的材质为Cr/Au，Ni/Au,Pt/Au,Ni/Al等；
[0057] 本发明外延结构所述N极欧姆接触层109的材质为Ti/Al等，厚度为3～100nm；
[0058] 本发明外延结构所述N-型欧姆电极110的材质为Au，Cr/Au或Al等。
[0059] 本发明一种低阻LED的芯片外延结构的制备方法，该方法的步骤如下：
[0060] 第一步，在MOCVD即(金属有机化合物化学气相沉淀)或者MBE(分子束外延)反应炉中，对衬底101进行高温900℃～1400℃烘烤，以除掉附着在衬底表面的异物；
[0061] 第二步，在MOCVD或者MBE反应炉中，在第一步处理后的衬底101表面上外延生长厚度为10～50nm缓冲层102，以实现过滤位错与释放晶格失配产生的应力；
[0062] 第三步，在MOCVD或者MBE反应炉中，在第二步得到的缓冲层102上沉积厚度为1～5μm的N-型半导体材料层103；
[0063] 第四步，在MOCVD或者MBE反应炉中，在第三步得到的N-型半导体材料层103上外延生长多量子阱层104，量子垒Alx3Iny3Ga1-x3-y3N的厚度为5～50nm，量子阱Alx4Iny4Ga1-x4-y4N的厚度为1～15nm和厚度为50～500nm的P-型半导体材料层105，且量子垒Alx3Iny3Ga1-x3-y3N的禁带宽度比量子阱Alx4Iny4Ga1-x4-y4N的禁带宽度大0.01eV～6eV；所述量子垒的数目始终比量子阱的数目多一个，量子阱的个数至少为一个，量子垒和量子阱构成类似于三明治的结构；
[0064] 第五步，在第四步得到的P-型半导体材料层105上，通过光刻和干法刻蚀工艺制作台阶，曝露出部分N-型半导体材料层103，其中曝露出的N-型半导体材料103面积占N-型半导体材料103总面积的1％～40％，曝露出的N-型半导体材料103的厚度占N-型半导体材料103总厚度的1％～60％；
[0065] 第六步，在第五步得到的P-型半导体材料层105和N-型半导体材料103上蒸镀厚度为0.5～25nm的绝缘层106，其所用材质为无掺杂的AlN、SiO2、Si3N4、Al2O3、金刚石、LiF或PMMA，根据不同的器件结构设计需求，并通过光刻和湿法刻蚀，绝缘层的投影状为圆形、三角形、矩形、圆环等不规则图案，侧面为阶梯状、凹凸状、空心状等不规则形状，是图案化膜结构，其绝缘层106向下投影面积分别占P-型半导体材料层105和曝露部分的N-型半导体材料层103的1％～99％，位置可以居中或者靠近两侧，利用不同的位置会影响电流的方向和横向扩展的特性，从而对开启电压产生影响；
[0066] 第七步，在第六步得到的绝缘层106上蒸镀电流扩展层107，并通过光刻和湿法刻蚀制作图形化电流扩展层，使其位于P-型半导体材料层105和其对应的绝缘层106上方；电流扩展层107在P-型半导体材料层105上的厚度为3～300nm；
[0067] 第八步，在第七步得到电流扩展层107后，蒸镀一层Ti/Al金属，并且通过光刻制作出N极欧姆接触层109，其中N极欧姆接触层109位于曝露出的N-型半导体材料103上的绝缘层106和部分曝露出的N-型半导体材料层103之上，厚度为3～100nm；N极欧姆接触层109的投影面积为曝露出的N-型半导体材料103面积的1％～99％；
[0068] 第九步，蒸镀并且光刻依次制作出P-型欧姆电极108和N-型欧姆电极110，其中P-型欧姆电极108位于电流扩展层107之上，占电流扩展层107面积1％～99％，N-型欧姆电极110位于N极欧姆接触层109之上，占N极欧姆接触层109面积1％～99％；由此得到所述的具有一种低阻LED的芯片外延结构。
[0069] 本发明利用图案化绝缘层，降低半导体材料和金属接触处的肖特基势垒高度，增加载流子的隧穿机率，减小半导体材料和电极的接触电阻，明显改善LED器件的光电转化效率。
[0070] 图2所示实施例表明，本发明具有一种低阻LED的芯片外延结构，其该外延结构沿着外延生长方向依次包括：衬底101、缓冲层102、N-型半导体材料层103、多量子阱层104、P-型半导体材料层105、电流扩展层107、P-型欧姆电极108；其中，电流扩展层107和N极欧姆接触层109中分别嵌有绝缘层106；所述的外延结构还包括N极欧姆接触层109和N-型欧姆电极110；N极欧姆接触层109位于部分N-型半导体材料层103之上；N-型欧姆电极110位于N极欧姆接触层109之上。本发明方法在半导体材料和金属之间插入一层适当长度的图案化绝缘层，适当长度的图案化绝缘层可以减小由于本身物理特性造成的电阻增加，同时由于绝缘体的能带是倾斜的，这个斜度可以有效地降低半导体材料和金属接触处的肖特基势垒高度，且隧穿区域长度变短，绝缘体介电常数小，电场更强，因此更有利于载流子隧穿，从而减小半导体材料和金属电极的接触电阻，改善光电转换效率。
[0071] 实施例1
[0072] 本实施例具有一种低阻LED的芯片外延结构，其该外延结构沿着外延生长方向依次包括：衬底101、缓冲层102、N-型半导体材料层103、多量子阱层104、P-型半导体材料层105、绝缘层106、电流扩展层107、N极欧姆接触层109、P-型欧姆电极108和N-型欧姆电极
110，其中绝缘层106厚度所用材质为SiO2，厚度为1nm，P-型半导体材料层105上的绝缘层
106为1/4圆环，此圆环宽度为200μm，N-型半导体材料层103上的绝缘层106为1/2圆环，此圆环宽度为10μm，是图案化膜结构。
110，其中绝缘层106厚度所用材质为SiO2，厚度为1nm，P-型半导体材料层105上的绝缘层
106为1/4圆环，此圆环宽度为200μm，N-型半导体材料层103上的绝缘层106为1/2圆环，此圆环宽度为10μm，是图案化膜结构。
[0073] 上述中，衬底101为蓝宝石，沿着[0001]方向外延生长；缓冲层102的材料为AlN，厚度为30nm；N-型半导体材料层103的材质为Al0.58Ga0.42N，厚度为4μm；多量子阱层104的结构为5个周期的Al0.56Ga0.44N/Al0.45Ga0.55N层，其中量子垒Al0.56Ga0.44N的厚度为12nm，量子阱Al0.45Ga0.55N的厚度为3nm，量子垒的禁带宽度比量子阱禁带宽度大0.31eV；P-型半导体材料层105的材质为Al0.40Ga0.60N，厚度为50nm；电流扩展层107的材质为Ni/Au，厚度为10nm；N极欧姆接触处层109的材质为Ti/Al，厚度为8nm；P型欧姆电极108的材质为P型欧姆电极Cr/Au；N型欧姆电极110的材质为N型欧姆电极Cr/Au。
[0074] 上述具有一种低阻LED的芯片外延结构，其制备方法如下：
[0075] 第一步，在MOCVD即(金属有机化合物化学气相沉淀)反应炉中，对衬底101进行高温(1100℃)烘烤，以除掉附着在衬底表面的异物；
[0077] 第三步，在MOCVD反应炉中，在第二步得到的缓冲层102上沉积厚度为4μm的N-型半导体材料层103，生长温度为950℃，气压为60mbar；
[0078] 第四步，在MOCVD反应炉中，在第三步得到的N-型半导体材料层103上外延生长5个周期厚度为87nm的Al0.56Ga0.44N/Al0.45Ga0.55N多量子阱层104，此时x3＝0.56,y3＝0,1-x3-y3＝0.44；x4＝0.45,y4＝0,1-x4-y4＝0.55,量子垒Al0.56Ga0.44N的厚度为12nm，量子阱Al0.45Ga0.55N的厚度为3nm，再生长P-型半导体材料层105，厚度为50nm,材质为Al0.40Ga0.60N，生长温度为970℃，气压为90mbar；
[0079] 第五步，在第四步得到的P-型半导体材料层105上，通过光刻和干法刻蚀工艺制作台阶，台阶高度为3μm，高台阶即P-型半导体材料层105的宽度为350μm，低台阶即N-型半导体材料层103的宽度为100μm，曝露出N-型半导体材料103；
[0080] 第六步，在第五步得到的P-型半导体材料层105和N-型半导体材料层103上蒸镀厚度为1nm的绝缘层106，并通过光刻和湿法刻蚀，P-型半导体材料层105上的绝缘层106为1/4圆环，此圆环宽度为200μm，N-型半导体材料层103上的绝缘层106为1/2圆环，此圆环宽度为10μm，是图案化膜结构(俯视图如图4所示)；
[0081] 第七步，在第六步得到的绝缘层106上蒸镀厚度为10nm的电流扩展层107，并通过光刻和湿法刻蚀制作电流扩展层，仅位于P-型半导体材料层105上方；
[0082] 第八步，在第七步得到电流扩展层107后蒸镀金属，并且通过光刻制作出厚度为8nm，宽度为70μm的N极欧姆接触层109，仅位于台阶上方；
[0083] 第九步，蒸镀并且光刻制作出P-型欧姆电极108和N-型欧姆电极110。
[0084] 由此得到本实施例的一种低阻LED的芯片外延结构。
[0085] 图3所示实施例表明，本发明方法中，在标准的LED外延片的P-型半导体材料层105，通过光刻和干法刻蚀工艺制作台阶，曝露出N-型半导体材料层103的LED外延片结构包括：衬底101、缓冲层102、N-型半导体材料层103、多量子阱层104和P-型半导体材料层105。
[0086] 图4所示实施例1表明，本发明方法中，图3所示制品的P-型半导体材料层105和N-型半导体材料层103的表面蒸镀绝缘层106，并通过光刻和湿法刻蚀，分别在其上面制作出图案化绝缘层的LED外延俯视结构包括：P-型半导体材料层105、绝缘层106和N-型半导体材料层103。
[0087] 图5为实施例1传统没有绝缘层的标准LED器件外延结构和具有图案化绝缘层的本发明LED器件外延结构的IV特性曲线图。由图5的I-V特性曲线图，可以明显地看出在同等电流下，具有图案化绝缘层的LED器件具有更小的开启电压和导通电压，充分地说明本实施例器件可以降低半导体材料和电极的接触电阻，有助于改善I-V特性，从而增强30％的光电转换效率。
[0088] 实施例2
[0089] 本实施例一种低阻LED的芯片外延结构各部分组成同实施例1，不同之处在于所述缓冲层102的材料为GaN，厚度为25nm；N-型半导体材料层103的材料为GaN，厚度为3μm；多量子阱层104的结构为3个周期的In0.18Ga0.82N/GaN层，其中量子垒GaN的厚度为10nm，量子阱In0.18Ga0.82N的厚度为3nm，量子垒的禁带宽度比量子阱禁带宽度大0.83eV；P-型半导体材料层105的材质为GaN，厚度为60nm；绝缘层106的材质为Al2O3,厚度为1.5nm，P-型半导体材料层105上的绝缘层106为正方形，边长为100μm，N-型半导体材料层103上的绝缘层106为圆形，此圆半径为20μm，厚度以0.5nm为间隔从1.5nm开始均匀递减，是图案化膜结构(侧面图如图6所示，俯视图如图7所示)；电流扩展层107的材质为氧化铟锡，厚度为200nm；N极欧姆接触处层109的材质为Ti/Al，厚度为10nm。
[0090] 上述具有一种低阻LED的芯片外延结构，其制备方法如下：
[0091] 第一步，在MBE(分子束外延)反应炉中，对衬底101进行高温(1100℃)烘烤，以除掉附着在衬底表面的异物；
[0092] 第二步，在MBE反应炉中，在第一步处理后的衬底101表面上外延生长厚度为30nm缓冲层102，生长温度为1000℃，气压为410mbar，以实现过滤位错与释放晶格失配产生的应力；
[0093] 第三步，在MBE反应炉中，在第二步得到的缓冲层102上沉积厚度为4μm的N-型半导体材料层103，生长温度为1000℃，气压为410mbar；
[0094] 第四步，在MBE反应炉中，在第三步得到的N-型半导体材料层103上外延生长3个周期的In0.18Ga0.82N/GaN多量子阱层104，此时x1＝0,y1＝0.18,1-x1-y1＝0.82；x2＝0,y2＝0,1-x2-y2＝1，量子阱In0.18Ga0.82N层的厚度为3nm，量子垒GaN层的厚度为12nm的P-型半导体材料层105，厚度为60nm,材质为GaN，生长温度为800℃，气压为410mbar；
[0095] 第五步，在第四步得到的P-型半导体材料层105上，通过光刻和干法刻蚀工艺制作台阶，台阶高度为3μm，高台阶即P-型半导体材料层105的宽度为350μm，低台阶即N-型半导体材料层103的宽度为100μm，曝露出N-型半导体材料层103；
[0096] 第六步，在第五步得到的P-型半导体材料层105和N-型半导体材料层103上蒸镀厚度为1.5nm的绝缘层106，并通过光刻和湿法刻蚀，P-型半导体材料层105上的绝缘层106为正方形，边长为100μm，N-型半导体材料层103上的绝缘层106为圆形，此圆半径为20μm，厚度以0.5nm为间隔从1.5nm开始均匀递减，是图案化膜结构；
[0097] 第七步，在第六步得到的绝缘层106上蒸镀电流扩展层107，并通过光刻和湿法刻蚀制作厚度为200nm的电流扩展层，仅位于P-型半导体材料层105上方；
[0098] 第八步，在第七步得到电流扩展层107后蒸镀Ti/Al金属，并且通过光刻制作出厚度为10nm，宽度为70μm的N极欧姆接触层109，仅位于台阶上方；
[0099] 第九步，蒸镀并且光刻制作出P-型欧姆电极108和N-型欧姆电极110。
[0100] 由此得到本实施例的一种低阻LED的芯片外延结构。
[0101] 图6所示实施例2表明，本发明方法中，图3所示制品的P-型半导体材料层105和N-型半导体材料层103的表面蒸镀绝缘层106，并通过光刻和湿法刻蚀，分别在其上面制作出图案化绝缘层的LED外延侧视结构沿着外延生长方向依次包括：衬底101、缓冲层102、N-型半导体材料层103、多量子阱层104、P-型半导体材料层105、绝缘层106。
[0102] 图7所示实施例2表明，本发明方法中，图3所示制品的P-型半导体材料层105和N-型半导体材料层103的表面蒸镀绝缘层106，并通过光刻和湿法刻蚀，分别在其上面制作出图案化绝缘层的LED外延俯视结构包括：P-型半导体材料层105、绝缘层106和N-型半导体材料层103。
[0103] 实施例3
[0104] 本实施例各部分组成及连接同实施例1，不同之处在于本实施例中绝缘层106的材质为PMMA,厚度为1.8nm，P-型半导体材料层105上的绝缘层106为等边三角形，边长为150μm，N-型半导体材料层103上的绝缘层106为矩形，长为20μm，宽为15μm，厚度以0.6nm为间隔从1.8nm开始均匀递减，是图案化膜结构(侧面图如图8所示，俯视图如图9所示)。
[0105] 图8所示实施例3表明，本发明方法中，图3所示制品的P-型半导体材料层105和N-型半导体材料层103的表面蒸镀绝缘层106，并通过光刻和湿法刻蚀，分别在其上面制作出图案化绝缘层的LED外延侧视结构沿着外延生长方向依次包括：衬底101、缓冲层102、N-型半导体材料层103、多量子阱层104、P-型半导体材料层105、绝缘层106。
[0106] 图9所示实施例3表明，本发明方法中，图3所示制品的P-型半导体材料层105和N-型半导体材料层103的表面蒸镀绝缘层106，并通过光刻和湿法刻蚀，分别在其上面制作出图案化绝缘层的LED外延俯视结构包括：P-型半导体材料层105、绝缘层106和N-型半导体材料层103。
[0107] 上述实施例均能达到改善I-V特性目的。适当地减小P-型半导体材料和P-型电极之间插入绝缘层的长度或者改变绝缘层的形状会进一步地显著减小接触电阻，提高光电转换效率。此外，在N-型半导体材料和N-型电极之间插入一层绝缘层，并适当地减小绝缘层长度或者改变其形状，也会使得接触电阻降低，改善光电转换效率，且本发明方法可操作性强，工艺简单，成本低，易于实现。
[0109] 本发明未述及之处适用于现有技术。
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