一种半导体器件及其制造方法和电子装置
阅读：2发布：2020-10-04
专利汇可以提供一种半导体器件及其制造方法和电子装置专利检索，专利查询，专利分析的服务。并且本 发明 提供一种 半导体 器件及其制造方法和 电子 装置，涉及半导体技术领域。该方法包括：提供半导体衬底，在所述半导体衬底上形成层间 电介质 ，并在所述层间电介质中形成用于横向互连的沟槽和用于纵向互连的通孔；在所述沟槽和通孔的 侧壁 以及底部形成扩散阻挡层，其中所述沟槽底部的扩散阻挡层的厚度大于所述通孔底部的扩散阻挡层的厚度；去除所述通孔底部的扩散阻挡层；在所述沟槽和通孔中形成 铜 种子 层，并进行铜的填充和平坦化，以形成互连结构。该制造方法可以在降低通孔R C延迟的同时，又不降低通孔的电学性能。该半导体器件同样具有上述优点。该电子装置包括上述的半导体器件，同样具有上述优点。，下面是一种半导体器件及其制造方法和电子装置专利的具体信息内容。
1.一种半导体器件的制造方法，用于形成铜互连结构，其特征在于，所述方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成层间电介质，并在所述层间电介质中形成用于横向互连的沟槽和用于纵向互连的通孔；
步骤S102:在所述沟槽和通孔的侧壁以及底部形成扩散阻挡层，其中所述沟槽底部的扩散阻挡层的厚度大于所述通孔底部的扩散阻挡层的厚度；
步骤S103：去除所述通孔底部的扩散阻挡层；
步骤S104：在所述沟槽和通孔中形成铜种子层，并进行铜的填充和平坦化，以形成互连结构。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，具体包括下述步骤：
步骤S1021：通过选择性沉积方法在所述沟槽侧壁、沟槽底部以及通孔的侧壁上形成第一扩散阻挡层；
步骤S1022：形成覆盖所述第一扩散阻挡层和所述通孔底部的第二扩散阻挡层。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1021中，所述选择性沉积方法为原子层沉积方法。
4.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S103中去除所述通孔底部的第二扩散阻挡层。
5.如权利要求1-4之一所述的半导体器件的制造方法，其特征在于，在所述步骤S103中通过氩溅射刻蚀去除所述通孔底部的扩散阻挡层。
6.如权利要求1-4之一所述的半导体器件的制造方法，其特征在于，在所述步骤S103与步骤S104之间还包括步骤S1035：
在剩余的所述扩散阻挡层上形成修复扩散阻挡层。
7.一种半导体器件，其特征在于，所述半导体器件包括半导体衬底、位于所述半导体衬底上的层间电介质，以及形成在所述层间电介质内的用于横向互连的沟槽和用于纵向互连的通孔，其中，在所述沟槽和通孔的侧壁，以及所述沟槽的底部上形成有扩散阻挡层，在所述沟槽侧壁和底部上形成有第一扩散阻挡层、第二扩散阻挡层和修复扩散阻挡层，
在所述通孔侧壁上形成有第一扩散阻挡层、第二扩散阻挡层和修复扩散阻挡层，在所述通孔底部形成有修复扩散阻挡层，
所述沟槽底部的第二扩散阻挡层经过溅射刻蚀减薄处理。
8.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体衬底上的层间电介质，以及形成在所述层间电介质内的用于横向互连的沟槽和用于纵向互连的通孔，其中，在所述沟槽和通孔的侧壁，以及所述沟槽的底部上形成有扩散阻挡层，
在所述沟槽侧壁和底部上形成有第一扩散阻挡层、第二扩散阻挡层和修复扩散阻挡层，在所述通孔侧壁上形成有第一扩散阻挡层、第二扩散阻挡层和修复扩散阻挡层，在所述通孔底部形成有修复扩散阻挡层，
所述沟槽底部的第二扩散阻挡层经过溅射刻蚀减薄处理。
一种半导体器件及其制造方法和电子装置
技术领域
[0001] 本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
[0002] 随着半导体技术的发展，集成电路逐渐向超大规模集成电路(ULSI)发展，其内部的电路的特征尺寸越来越小，密度越来越大，所含元件数量不断增加。铜凭借其优异的导电性，成为集成电路技术领域中互连集成技术的解决方案之一。
[0003] 在铜互连技术中，采用PVD(物理气相沉积)形成氮化钽/钽层(TaN/Ta)来做扩散阻挡层，以防止铜的扩散。但是，由于氮化钽的电阻较高，使得通孔的RC延迟增大，因此为降低通孔RC延迟一种方法就是降低通孔底部TaN厚度。然而由于通过PVD形成的TaN阶梯覆盖性较差，在降低通孔底部TaN厚度的同时，通孔侧壁的TaN厚度也会降低，使得通孔和/或互连层的电学性能也会降低。
[0004] 因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。
发明内容
[0005] 针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，可以在降低通孔RC延迟的同时，又不降低通孔的电学性能。
[0006] 本发明的一个实施例提供一种半导体器件的制造方法，所述方法包括：步骤S101：提供半导体衬底，在所述半导体衬底上形成层间电介质，并在所述层间电介质中形成用于横向互连的沟槽和用于纵向互连的通孔；步骤S102:在所述沟槽和通孔的侧壁以及底部形成扩散阻挡层，其中所述沟槽底部的扩散阻挡层的厚度大于所述通孔底部的扩散阻挡层的厚度；步骤S103：去除所述通孔底部的扩散阻挡层；步骤S104：在所述沟槽和通孔中形成铜种子层，并进行铜的填充和平坦化，以形成互连结构。
[0007] 示例性地，在所述步骤S102中，具体包括下述步骤：步骤S1021：通过选择性沉积方法在所述沟槽侧壁、沟槽底部以及通孔的侧壁上形成第一扩散阻挡层；步骤S1022：形成覆盖所述第一扩散阻挡层和所述通孔底部的第二扩散阻挡层。
[0009] 示例性地，在所述步骤S103中去除所述通孔底部的第二扩散阻挡层。
[0011] 示例性地，在所述步骤S103与步骤S104之间还包括步骤S1035：
[0012] 在剩余的所述扩散阻挡层上形成修复扩散阻挡层。
[0013] 本发明的另一个实施例提供一种半导体器件，所述半导体器件包括半导体衬底、位于所述半导体上的层间电介质，以及形成在所述层间电介质内的用于横向互连的沟槽和用于纵向互连的通孔，其中，在所述沟槽和通孔的侧壁，以及所述沟槽的底部上形成有扩散阻挡层。
[0014] 示例性地，在所述沟槽侧壁和底部上形成有第一扩散阻挡层、第二扩散阻挡层和修复扩散阻挡层，在所述通孔侧壁上形成有第一扩散阻挡层、第二扩散阻挡层和修复扩散阻挡层，在所述通孔底部形成有修复扩散阻挡层，所述沟槽底部的第二扩散阻挡层经过溅射刻蚀减薄处理。
[0015] 本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体上的层间电介质，以及形成在所述层间电介质内的用于横向互连的沟槽和用于纵向互连的通孔，其中，在所述沟槽和通孔的侧壁，以及所述沟槽的底部上形成有扩散阻挡层。
[0016] 示例性地，在所述沟槽侧壁和底部上形成有第一扩散阻挡层、第二扩散阻挡层和修复扩散阻挡层，在所述通孔侧壁上形成有第一扩散阻挡层、第二扩散阻挡层和修复扩散阻挡层，在所述通孔底部形成有修复扩散阻挡层，所述沟槽底部的第二扩散阻挡层经过溅射刻蚀减薄处理。
[0017] 本发明的半导体器件制造方法可以降低通孔底部阻挡层的厚度，同时保证通孔侧壁的阻挡层厚度，因而可以在降低通孔RC延迟的同时，又不降低通孔的电学性能。进一步地，还可避免在去除通孔底部的扩散阻挡层时，破坏沟槽底部下方的层间电介质。附图说明
[0018] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0019] 附图中：
[0020] 图1为本发明提供的半导体器件的制造方法的一种流程图；
[0021] 图2A～图2F为根据本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的剖视图；
[0022] 图3为根据本发明实施例一的半导体器件的制造方法的的一种流程图；
[0023] 图4为本发明实施例二的半导体器件的一种剖视图。
具体实施方式
[0024] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0025] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0026] 应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0027] 空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0028] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0029] 这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0030] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0031] 本发明提供一种半导体器件的制造方法，用于形成铜互连结构，如图1所示，该半导体器件制造方法包括：步骤S101：提供半导体衬底，在所述半导体衬底上形成层间电介质，并在所述层间电介质中形成用于横向互连的沟槽和用于纵向互连的通孔；步骤S102:在所述沟槽和通孔的侧壁以及底部形成扩散阻挡层，其中所述沟槽底部的扩散阻挡层的厚度大于所述通孔底部的扩散阻挡层的厚度；步骤S103：去除所述通孔底部的扩散阻挡层；步骤S104：在所述沟槽和通孔中形成铜种子层，并进行铜的填充和平坦化，以形成互连结构。通过本发明的半导体器件制造方法可以降低通孔底部阻挡层的厚度，同时保证通孔侧壁的阻挡层厚度，因而可以在降低通孔RC延迟的同时，又不降低通孔的电学性能。进一步地，还可避免在去除通孔底部的扩散阻挡层时，破坏沟槽底部下方的层间电介质。
[0032] 下面，参照图2A至2F以及图3来具体描述本发明的一个实施例的一种半导体器件的制造方法。其中，图2A至图2F为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图3为本发明的一个实施例的半导体器件的制造方法的一种流程图。
[0033] 实施例一
[0034] 本发明实施例一的半导体器件的制造方法，包括如下步骤：
[0035] 步骤S301：提供半导体衬底200，在所述半导体衬底200上形成层间电介质203，并在所述层间电介质203中形成用于横向互连的沟槽204和用于纵向互连的通孔205，形成的结构如图2A所示。
[0036] 其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
[0037] 示意性地，在图2A示出在半导体衬底200上还形成有与晶体管电连接的金属互连结构，其包括金属沉积前的电介质层201，以及位于所述电介质层201中的用于与半导体衬底200中的晶体管电连接的金属层202。
[0038] 所述层间电介质203可以采用常用的电介质材料比如USG(未掺杂硅玻璃)、PSG(掺磷硅玻璃等)，并且优选地，所述层间电介质203采用诸如SiCOH，或多孔SiCOH的低K或超低K材料，以降低互连层的互连电容，进而降低RC延迟。
[0039] 所述层间电介质203中的沟槽204用于形成横向互连，即在平面内连接互连线/金属，而通孔205用于形成纵向互连，即在垂直方向连接互连线/金属。所谓的横向互连指的是与半导体衬底200平行的方向上的互连，所谓的纵向互连指的是垂直于半导体衬底200方向上的互连。因此，沟槽204的底部并不与下层金属接触，其底部为层间电介质203；而相反，通孔205底部则与下层金属接触。
[0040] 沟槽204和通孔205通过诸如光刻、刻蚀等步骤形成，其为本领域常用方法，在此不再赘述。沟槽204和通孔205的尺寸根据器件的关键尺寸以及工艺和设计要求确定，示例性比如沟槽204和通孔205的最小宽度(横向最小尺寸)在20～80nm之间，而深度(纵向尺寸)在20～300nm之间。
[0041] 同时，可以理解的是，图2A以及其它附图中的沟槽204和通孔205的数量是示意性的，并不代表真实数量，仅用于说明本实施例的半导体器件的制造方法如何进行。
[0042] 步骤S302：通过选择性沉积方法在所述沟槽204侧壁、沟槽204底部以及通孔205的侧壁上形成第一扩散阻挡层206，形成的结构如图2B所示。
[0043] 示例性地，在本实施例中，采用原子层沉积方法形成第一扩散阻挡层206，第一扩散阻挡层206示例性地位TaN层。如前所述，由于沟槽204的底部并不与下层金属接触，其底部为层间电介质203，而通孔205底部则与下层金属接触，因此当采用原子层沉积方法在半导体上沉积TaN时，由于通孔205底部为金属，而沟槽204底部为层间电介质203，因此，在通孔205底部，TaN不容易成核，而在沟槽204底部则容易成核，因此第一扩散阻挡层206在层间电介质203上、沟槽204侧壁和底部，以及通孔205侧壁上生长较快，而在通孔205底部则很难生长或生长较慢，因此只要控制第一扩散阻挡层206生长合适的厚度，则当沟槽204侧壁和底部，以及通孔205侧壁上已经形成第一扩散阻挡层206时，通孔205底部还未形成第一扩散阻挡层206，从而实现选择性沉积，在所述沟槽204侧壁、沟槽204底部以及通孔205的侧壁上形成第一扩散阻挡层206，而在通孔205底部并未形成第一扩散阻挡层206。
[0044] 示例性地，在本实施中，第一扩散层阻挡层206的厚度为
[0045] 步骤S303：形成覆盖所述第一扩散阻挡层206和所述通孔205底部的第二扩散阻挡层207，形成的结构如图2C所示。
[0046] 示例性地，在本实施中，通过PVD方法在半导体衬底200上沉积第二扩散阻挡层207，第二扩散阻挡层207可以为TaN/Ta复合层，从而形成覆盖所述第一扩散阻挡层206和所述通孔205底部的第二扩散阻挡层207。
[0047] 示例性地，第二扩散阻挡层207通过下述步骤形成：
[0048] 步骤S3031，在所述半导体衬底200上沉积TaN阻挡层，其厚度示例性地为[0049] 步骤S3032，在所述半导体衬底200上沉积Ta阻挡层，其厚度示例性地为[0050] 即，第二扩散阻挡层207厚度示例性为
[0051] 步骤S304：去除所述通孔205底部的第二扩散阻挡层207，所形成的结构如图2D所示。
[0052] 在本实施中采用氩溅射刻蚀来去除通孔205底部的第二扩散阻挡层207，具体地，采用氩等离子体轰击半导体衬底200以溅射刻蚀半导体衬底200，溅射方向大致垂直于所述半导体衬底200，因而在氩等离子体溅射刻蚀下，主要是沟槽204和通孔205底部的扩散阻挡层(即TaN/Ta层)被去除，而沟槽204和通孔205侧壁的扩散阻挡层由于大体平行于氩等离子体溅射方向而基本不会被去除。并且由于在沟槽204底部形成有第一扩散阻挡层，因而沟槽204底部的扩散阻挡层的厚度大于通孔205底部的扩散阻挡层的厚度，因此当通孔205底部的扩散阻挡层被完全去除时，沟槽204底部仍然存在一部分扩散阻挡层，从而避免氩等离子体溅射刻蚀时损坏沟槽204底部下方的层间电介质。
[0053] 示例性地，在本实施中，在氩等离子溅射刻蚀时，可采用如下工艺参数，直流功率为200～2000W，交流偏压功率为30～1000W，Ar气流速为5～50sccm。
[0054] 步骤S305：在所述剩余的扩散阻挡层上形成修复扩散阻挡层208，所形成的结构如图2E所示。
[0055] 可以理解的是，在步骤S304中通过氩等离子体溅射刻蚀去除通孔205底部的扩散阻挡层时，如果沟槽204和通孔205侧壁上扩散阻挡层倾斜的部分也会被去除一部分，因而为例避免沟槽204和通孔205侧壁上的扩散阻挡层厚度过低进而影响电学性能，在通过氩等离子体溅射刻蚀去除通孔205底部的扩散阻挡层后进行扩散阻挡层的再生长，以形成修复扩散阻挡层208，从而修复沟槽204和通孔205侧壁上被去除的扩散阻挡层，保证沟槽204和通孔205侧壁上扩散阻挡层的厚度满足要求。
[0056] 示例性地，在本实施中，通过PVD在所述剩余的扩散阻挡层上形成Ta，作为修复扩散阻挡层208，其厚度示例性地位
[0057] 步骤S306：在所述沟槽204和通孔205中形成铜种子层，并进行铜的填充和平坦化，以形成互连结构209。铜种子层的形成通过PVD或ALD完成，而铜的填充通过ECP电镀完成，当铜填充完毕通过CMP平坦化，去除沟槽204和通孔205上方的铜层以及其它扩散阻挡层，形成铜互连结构209。
[0058] 示例性地，所述铜层厚度为
[0059] 至此完成了本实施半导体器件的所有步骤，可以理解的是，在上述步骤之前、之中或之后还可以包括其它步骤。并且，通过重复上述步骤，可以形成多层铜互连层，从而完成最终的器件互连。
[0060] 本实施的半导体器件制造方法，通过选择性沉积在沟槽底部、侧壁以及通孔侧壁上形成第一扩散阻挡层，然后在所述第一扩散阻挡层上和通孔底部形成第二扩散阻挡层，这样便可使沟槽底部的扩散阻挡层厚度大于通孔底部的扩散阻挡层，从而在后续去除通孔底部的扩散阻挡层时，可以避免损坏沟槽底部的层间电介质。采用本实施例的半导体器件的制造方法可以降低沟槽和通孔底部阻挡层的厚度，同时保证沟槽和通孔侧壁的阻挡层厚度，因而可以在降低沟槽和通孔RC延迟的同时，又不降低沟槽和通孔的电学性能。
[0061] 实施例二
[0062] 本发明的另一个实施例提供一种半导体器件，其可以采用如上所述的方法制备。下面，参照图4来介绍本发明实施例的半导体器件的具体结构。
[0063] 如图4所示，本发明实施例的半导体器件包括半导体衬底400、位于所述半导体400上的层间电介质403，以及形成在所述层间电介质403内的用于横向互连的沟槽404和用于纵向互连的通孔405，其中，在所述沟槽404和通孔405的侧壁，以及所述沟槽404的底部上形成有扩散阻挡层，以及填充所述沟槽404和通孔405金属层409。
[0064] 示例性地，在本实施中在所述沟槽404侧壁和底部上形成有第一扩散阻挡层406、第二扩散阻挡层407和修复扩散阻挡层408，在所述通孔405侧壁上形成有第一扩散阻挡层406、第二扩散阻挡层407和修复扩散阻挡层408，在所述通孔底部形成有修复扩散阻挡层
408，
408，
[0065] 所述沟槽底部404的第二扩散阻挡层407经过溅射刻蚀减薄处理。
[0066] 示例性地，所述第一扩散阻挡层406厚度为 所述第二扩散阻挡层407的厚度为 所述第三扩散阻挡层的厚度为
[0067] 可以理解的是，与前述类似，在图4中示出半导体衬底400上也可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。
[0068] 在本实施例中，示例性地表示出在半导体衬底400上形成的与晶体管电连接的金属互连结构，其包括金属沉积前的电介质层201，以及位于所述电介质层401中的用于与半导体衬底400中的晶体管电连接的金属层402。
[0069] 所述层间电介质403可以采用常用的电介质材料比如USG(未掺杂硅玻璃)、PSG(掺磷硅玻璃等)，并且优选地，所述层间电介质403采用诸如SiCOH，或多孔SiCOH的低K或超低K材料，以降低互连层的互连电容，进而降低RC延迟。
[0070] 所述层间电介质403中的沟槽404用于形成横向互连，即在平面内连接互连线/金属，而通孔405用于形成纵向互连，即在垂直方向连接互连线/金属。所谓的横向互连指的是与半导体衬底400平行的方向上的互连，所谓的纵向互连指的是垂直于半导体衬底400方向上的互连。因此，沟槽44的底部并不与下层金属接触，其底部为层间电介质403；而相反，通孔405底部则与下层金属接触。
[0071] 沟槽404和通孔405通过诸如光刻、刻蚀等步骤形成，其为本领域常用方法，在此不再赘述。沟槽404和通孔405的尺寸根据器件的关键尺寸以及工艺和设计要求确定，示例性比如沟槽204和通孔205的最小宽度(横向最小尺寸)在20～80nm之间，而深度(纵向尺寸)在20～300nm之间。
[0072] 本发明实施例的半导体器件，沟槽和通孔底部阻挡层的厚度较低，而沟槽和通孔侧壁的阻挡层厚度较厚，因而可以在降低沟槽和通孔RC延迟的同时，又不降低沟槽和通孔的电学性能。
[0073] 实施例三
[0074] 本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为根据上述的半导体器件的制造方法所制得的半导体器件，或者为如上所述的半导体器件。
[0075] 其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
[0076] 示例性地，所述半导体器件包括半导体衬底、位于所述半导体上的层间电介质，以及形成在所述层间电介质内的用于横向互连的沟槽和用于纵向互连的通孔，其中，在所述沟槽和通孔的侧壁，以及所述沟槽的底部上形成有扩散阻挡层，以及填充所述沟槽和通孔金属层。
[0077] 示例性地，在本实施中在所述沟槽侧壁和底部上形成有第一扩散阻挡层、第二扩散阻挡层和修复扩散阻挡层，在所述通孔侧壁上形成有第一扩散阻挡层、第二扩散阻挡层和修复扩散阻挡层，在所述通孔底部形成有修复扩散阻挡层，
[0078] 所述沟槽底部的第二扩散阻挡层经过溅射刻蚀减薄处理。
[0079] 示例性地，所述第一扩散阻挡层厚度为 所述第二扩散阻挡层的厚度为所述第三扩散阻挡层的厚度为
[0080] 本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
[0081] 本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
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