| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
|---|---|---|---|---|---|---|
| 181 | 직병렬변환기 | KR1020120118497 | 2012-10-24 | KR1020140052416A | 2014-05-07 | 송근수 |
| A deserializer comprises a data sorting unit which sorts data in response to first to fourth internal clocks generated to have different phases, to generate higher sorted data and lower sorted data; a select signal generating unit wich senses a phase of one of the first to fourth internal clocks, in response to a phase sensing signal including a pulse generated according to a write command and a write latency signal, to generate a select signal; and a select output unit which outputs the higher sorted data or the lower sorted data as selected sorted data, in response to the select signal. | ||||||
| 182 | 직렬/병렬 변환 회로 및 그 방법 | KR1020040029937 | 2004-04-29 | KR1020050104597A | 2005-11-03 | 박용성 |
| 본 발명은 직렬/병렬 변환 회로 및 그 방법에 관한 것이다. 본 발명에 따른 직렬/병렬 변환 회로는 직렬로 입력되는 신호를 적어도 두 개의 병렬 신호로 변환하여 출력하기 위한 직렬/병렬 변환 회로로서, 입력 신호를 순차적으로 래치하여 출력하는 제1 및 제2 래치 회로, 및 제1 래치 회로의 출력 신호를 래치하여 출력하는 제3 래치 회로를 포함하며, 제2 래치 회로와 제3 래치 회로의 래치 타이밍이 실질적으로 동일하도록 설정된다. | ||||||
| 183 | 듀오바이너리 인코더 및 이를 이용한 광 듀오바이너리전송장치 | KR1020030086248 | 2003-12-01 | KR1020050052714A | 2005-06-07 | 김성기; 이한림; 황성택 |
| 본 발명은 광(optical) 듀오바이너리(duobinary) 송신 기법을 이용한 광 듀오바이너리 전송장치에 관한 것으로, 특히 패럴렐 프로세싱(parallel processing)을 수행하는 듀오바이너리 인코더 및 이를 이용한 광 듀오바이너리 전송장치에 관한 것이다. 본 발명에 따른 듀오바이너리 인코더는 n번째 입력되는 N 개 채널의 데이터 입력 신호가 '0'에서 '1' 또는 '1'에서 '0'으로 레벨변환 되는 것을 감지하는 레벨변환 감지부와; 상기 레벨변환 감지부의 레벨변환 개수가 홀수 개인가 짝수 개인가를 판별하는 판별부와; 상기 레벨변환 개수가 홀수 개일 경우 상기 판별부의 출력 신호를 토글하는 토글부와; 상기 N 개의 채널 중 임의의 채널을 기준으로 데이터 입력 신호에 따라 나머지 채널들의 위상 변환(phase shift) 여부를 결정하는 중간신호 생성부와; 상기 중간신호 생성부의 출력신호와 상기 데이터 입력 신호에 따라 위상을 변화시키지 않는 데이터 그룹과 위상 변화가 필요한 데이터 그룹으로 분리하여 출력하는 위상 분리부를 포함하여 구성됨을 특징으로 한다. | ||||||
| 184 | 고속 광 전송 시스템을 위한 비트 삽입/조작 선로 부호의 부/복호화 장치 | KR1019980048233 | 1998-11-11 | KR1020000031961A | 2000-06-05 | 정희영; 김용진; 진병문; 조경록 |
| PURPOSE: An encoder/decorder of bit insertion/modulation path code for high-speed optical transmission system is provided to minimize the rate of increase of bit by adding 1 bit of insertion bit to information data of m bit and the fluctuation of DC base line. CONSTITUTION: A disparity counter(101) counts a disparity to information data of m bit. An insertion bit generator(102) generates an insertion bit by the disparity of the disparity counter(101). m+1 bit register(103) generates a preliminary encoded m+1 bit block by input information data and the insertion bit. A bit fabrication part(105) fabricates the bit of the preliminary encoded block, so that the disparity of the preliminary encoded block have minimum value. A bit fabrication control part(104) outputs control signal for block reverse by input information data of m bit and disparity. A block reverse part (107) outputs reversed data by performing selective block reverse to the code. A block reverse control part(106) outputs a control signal for block reverse to the block reverse(107) part by disparity. | ||||||
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