| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 81 | 图形硅衬底-硅锗薄膜复合结构及其制备方法和应用 | CN202011276489.7 | 2020-11-16 | CN112382657A | 2021-02-19 | 张建军; 张结印 |
| 本发明提供一种图形硅衬底‑硅锗薄膜复合结构，其包括具有图形结构的硅衬底、位于所述硅衬底上的硅锗缓冲层、位于所述硅锗缓冲层上的硅锗/硅超晶格层，以及位于所述硅锗/硅超晶格层上的硅锗薄膜层，其中所述硅锗/硅超晶格层包括交替生长的硅锗层和硅层。本发明还提供一种本发明的图形硅衬底‑硅锗薄膜复合结构的制备方法。本发明还提供一种本发明的图形硅衬底‑硅锗薄膜复合结构在应变硅器件中的应用。本发明提供的图形硅衬底‑硅锗薄膜复合结构，其穿透位错密度低且表面粗糙度低。基于所述硅锗薄膜层生长的应变硅器件，可有效减少缺陷对载流子的散射，从而提高载流子迁移率。 | ||||||
| 82 | 具有由碳化硅构成的半导体本体的半导体装置 | CN202010167059.5 | 2020-03-11 | CN111697061A | 2020-09-22 | H-J.舒尔茨; W.博尔格纳; A.R.斯特格纳 |
| 本公开涉及半导体装置，其具有SiC半导体本体。SiC半导体本体具有第一导电类型的第一半导体区和第二导电类型的第二半导体区。第一半导体区在SiC半导体本体的第一表面上电接触且与第二半导体区构成pn结。第一半导体区和第二半导体区沿垂直于第一表面的垂直方向重叠地布置。第一半导体区具有第一掺杂剂种类和第二掺杂剂种类。第一掺杂剂种类的平均掺杂剂浓度在第一半导体区的与SiC半导体本体的第一表面相邻的第一部分中大于第二掺杂剂种类的平均掺杂剂浓度。第二掺杂剂种类的平均掺杂剂浓度在第一半导体区的与第二半导体区相邻的第二部分中大于第一掺杂剂种类的掺杂剂浓度，其中沿着第一和第二部分的垂直延伸来确定平均掺杂剂浓度。 | ||||||
| 83 | FDSOI上锗硅鳍体的制作方法 | CN202010350253.7 | 2020-04-28 | CN111508844A | 2020-08-07 | 陈勇跃 |
| 本发明公开了一种FDSOI上锗硅鳍体的制作方法，包括：步骤一、提供SOI基片，SOI基片包括底部体硅、绝缘介质埋层和顶层硅；步骤二、在顶层硅表面外延生长第一锗硅外延层，顶层硅和第一锗硅外延层叠加成顶层锗硅层；步骤三、形成对顶层锗硅层刻蚀后形成的锗硅鳍体；步骤四、对锗硅鳍体进行锗浓度提升，通过循环进行如下分步骤实现：步骤41、进行热氧化在所述锗硅鳍体表面形成第一氧化层并在第一氧化层和锗硅鳍体的界面处形成锗凝聚；步骤42、进行热退火将凝聚的锗扩散到整个锗硅鳍体；步骤43、刻蚀去除第一氧化层。本发明能提升锗硅鳍体的锗浓度，还能同时对锗硅鳍体的宽度和高度进行精细调节。 | ||||||
| 84 | 半导体器件及其制作方法、集成电路及电子设备 | CN202010244614.X | 2020-03-31 | CN111446297A | 2020-07-24 | 李永亮; 刘昊炎; 程晓红; 李俊杰; 王文武 |
| 本发明公开了一种半导体器件及其制作方法、集成电路及电子设备，涉及半导体技术领域，以解决在选用对高锗含量的锗硅进行释放时，如采用纯锗作为晶格匹配层，会存在腐蚀锗晶格匹配层的情况，如不采用纯锗晶格匹配层，直接在Si衬底上制备锗硅沟道，会导致缺陷的产生的技术问题。半导体器件，在衬底和锗硅沟道层之间增加了匹配层，匹配层包括锗晶格匹配层和锗硅晶格匹配层，锗硅沟道层形成在锗硅晶格匹配层上，锗硅晶格匹配层与锗硅沟道层的材质元素相同，晶格匹配度高，容易获得高质量的锗硅沟道；同时，在对锗硅沟道层进行释放时，由于对锗硅晶格匹配层选择比高，不会出现锗硅晶格匹配层、锗晶格匹配层或衬底过度腐蚀的问题。 | ||||||
| 85 | 半导体器件及其制造方法 | CN201610907124.7 | 2016-10-19 | CN106992154B | 2020-05-15 | 王圣祯; 游佳达; 李凯璿; 杨世海 |
| 在半导体器件的制造中，形成第一半导体层和第二半导体层的堆叠件。通过图案化第一半导体层和第二半导体层形成鳍结构。在鳍结构的底部分上形成覆盖层以覆盖鳍结构的底部的侧壁和鳍结构的上部的侧壁的底部分。形成绝缘层，从而使得鳍结构嵌入在绝缘层内。去除上部的部分，从而在绝缘层中形成开口。在开口中的第二半导体层的剩余的层上形成第三半导体层。使绝缘层凹进，从而使得从绝缘层暴露第三半导体层的部分，并且形成栅极结构。本发明的实施例还涉及半导体器件及其制造方法。 | ||||||
| 86 | 半导体装置 | CN201710130527.X | 2013-05-23 | CN106898545B | 2020-02-18 | 申忠桓; 姜尚范; 金大容; 金桢益; 金哲性; 柳制亨; 李相遇; 崔孝锡 |
| 本发明提供了一种半导体装置。所述半导体装置包括：第一层间绝缘膜，包括孔，位于基底上；栅极，形成在孔中；抬升源极/漏极区域，形成在栅极的两侧上；开口，位于第一层间绝缘膜中并暴露抬升源极/漏极区域的表面；金属硅化物，形成在开口中；其中，金属硅化物包括远离抬升源极/漏极区域的表面的硅化物下轮廓，硅化物下轮廓具有弯曲的剖面，其中，金属硅化物包括具有底部和侧壁的上凹进，其中，上凹进的底部与硅化物下轮廓的底部分开的距离大于上凹进的侧壁与硅化物下轮廓的侧壁分开的距离，其中，上凹进的侧壁与开口的侧壁共面，其中，半导体装置的集成密度是20nm或更小。 | ||||||
| 87 | 制造半导体器件的方法和半导体器件 | CN201910697363.8 | 2019-07-30 | CN110783192A | 2020-02-11 | 郑兆钦; 陈奕升; 江宏礼; 陈自强 |
| 在制造半导体器件的方法中，在底部鳍结构上方形成鳍结构，其中包含Ge的第一半导体层和第二半导体层交替堆叠。增大第一半导体层中的Ge浓度。在鳍结构上方形成牺牲栅极结构。在鳍结构的源极/漏极区上方形成源极/漏极外延层。去除牺牲栅极结构。去除沟道区中的第二半导体层，从而释放其中Ge浓度增大的第一半导体层。在Ge浓度增大的第一半导体层周围形成栅极结构。本发明的实施例还涉及半导体器件。 | ||||||
| 88 | 一种突触晶体管及其制备方法 | CN201910899940.1 | 2019-09-23 | CN110610984A | 2019-12-24 | 李润伟; 叶俊雅; 高双; 郭鹏; 汪爱英 |
| 本发明提供一种突触晶体管及其制备方法，该突触晶体管包括绝缘衬底以及位于衬底上的沟道材料、源电极、栅电极和漏电极，构成平面三端型结构，沟道材料为非晶碳膜，在沟道区域与部分栅电极区域覆盖有固态电解质，该固态电解质包含对电子绝缘的有机物载体和可移动的离子。该突触晶体管具有高稳定性、低功耗等优点，有利于实现神经形态器件应用。并且，本发明采用在衬底上直接制备非晶碳膜而形成沟道，降低了制备难度，简化了制备工艺，可实现大规模集成突触晶体管，具有良好的应用价值。 | ||||||
| 89 | 直接带隙GeSn互补型TFET | CN201710687778.8 | 2017-08-11 | CN107611123B | 2019-12-24 | 张捷 |
| 本发明涉及一种直接带隙GeSn互补型TFET，包括：Si衬底101；Ge外延层102，设置于衬底101上表面；GeSn层103，设置于Ge外延层102上表面；P型基底104、N型基底105，设置于GeSn层103内；第一源区106、第一漏区107，设置于P型基底104内并位于两侧位置处；第二源区108、第二漏区109，设置于N型基底105内并位于两侧位置处；第一源区电极110，设置于第一源区106上表面；第一漏区电极111，设置于第一漏区107上表面；第二源区电极112，设置于第二源区108上表面；第二漏区电极113，设置于第二漏区109上表面。本发明采用晶化Ge层为Ge外延层，可有效降低Ge外延层的位错密度、表面粗糙度、界面缺陷，提升Ge外延层的质量从而得到更高质量的GeSn外延层，为高性能TFET的制备提供物质基础。 | ||||||
| 90 | 包括凹槽中的应力源的半导体器件及其形成方法 | CN201910156871.5 | 2013-11-19 | CN110060999A | 2019-07-26 | 申东石; 姜显澈; 卢东贤; 朴判贵; 慎居明; 李来寅; 李哲雄; 郑会晟; 金永倬 |
| 本发明公开了一种包括凹槽中的应力源的半导体器件和形成该半导体器件的方法。所述方法可以包括在有源区中形成沟槽，所述沟槽可以包括所述有源区的凹口部分。所述方法还可以包括在所述沟槽中形成嵌入式应力源。所述嵌入式应力源可以包括下部半导体层和上部半导体层，所述上部半导体层的宽度窄于所述下部半导体层的宽度。所述上部半导体层的侧部可以不与所述下部半导体层的侧部对准，并且所述上部半导体层的最上表面可以高于所述有源区的最上表面。 | ||||||
| 91 | 半导体器件及其制备方法 | CN201610984921.5 | 2016-11-09 | CN106449414B | 2019-07-23 | 黄秋铭; 谭俊; 颜强; 周海锋 |
| 本发明提供了一种PMOS半导体器件及其制备方法。本发明的半导体器件制备方法包括：第一步骤：提供半导体基体，并且图案化蚀刻半导体基体以形成凹陷；第二步骤：在半导体基体凹陷内外延生长SiGe材料；第三步骤：在SiGe材料上外延生长形成第一盖帽层；第四步骤：在第一盖帽层上外延生长第二盖帽层。采用本发明的半导体器件制备方法的双盖帽工艺后能够显著改善盖帽层形貌，有利于后续金属硅化物的形成。 | ||||||
| 92 | 纳米线场效应晶体管的形成方法 | CN201510136675.3 | 2015-03-26 | CN106158633B | 2019-07-02 | 张海洋 |
| 一种纳米线场效应晶体管的形成方法，包括：提供基底，所述基底上形成有锗层和锗锡层交替堆叠的堆叠结构，堆叠结构包括纳米线区域、分别位于纳米线区域两侧的源极区域和漏极区域；在所述堆叠结构上形成图形化的掩膜层，所述图形化的掩膜层暴露出堆叠结构的纳米线区域的部分表面；进行干法刻蚀工艺，刻蚀去除纳米线区域的部分顶层锗锡层，形成顶层纳米线；进行微波刻蚀工艺，刻蚀去除顶层纳米线底部的一层锗层，形成凹槽，使得顶层纳米线悬空；循环进行各向异性的第一刻蚀工艺和各向同性的第二刻蚀工艺，依次刻蚀下层的锗锡层和锗层，形成相应的下层纳米线以及形成使得对应的下层纳米线悬空的凹槽。本发明的方法使得每一层的纳米线尺寸保持一致。 | ||||||
| 93 | 半导体元件及其制造方法、以及半导体集成电路 | CN201480049098.8 | 2014-07-30 | CN105518864B | 2019-05-07 | 森贵洋 |
| 本发明提供一种能够简易且低成本地制造，能够获得较大的隧道电流，并具有优异动作特性的半导体元件及其制造方法、并提供一种具有所述半导体元件的半导体集成电路。本发明的半导体元件的特征在于，隧道结的整体或者一部分由含有等电子陷阱形成杂质的间接跃迁型半导体的半导体区域构成。 | ||||||
| 94 | 一种基于无线传输的肖特基二极管及其制备方法 | CN201811621046.X | 2018-12-28 | CN109712883A | 2019-05-03 | 刘奕晨; 李薇 |
| 本发明涉及一种基于无线传输的肖特基二级管及其制备方法，所述制备方法包括：选取Si衬底；在所述Si衬底表面形成高Ge组分Si1-xGex层；采用连续激光扫描所述高Ge组分Si1-xGex层，以及使连续激光扫描后的所述高Ge组分Si1-xGex层自然冷却后再结晶；对所述再结晶后的高Ge组分Si1-xGex层进行离子注入，形成N型Si1-xGex层；在所述N型Si1-xGex层上形成N型压应变Ge层；在所述N型压应变Ge层上形成第一电极和第二电极。应用本发明实施例可以提高由压应变Ge制备的肖特基二极管的电子迁移率。 | ||||||
| 95 | 一种用于无线能量传输的肖特基二极管制备方法和结构 | CN201811621071.8 | 2018-12-28 | CN109698128A | 2019-04-30 | 张超 |
| 本发明涉及一种用于无线能量传输的肖特基二极管制备方法和结构，所述方法包括：制备硅衬底；在所述衬底上依次形成第一厚度的第一Ge层和第二厚度的第二Ge层；在所述第二Ge层上形成N型Sn层；利用激光工艺使所述第一Ge层、所述第二Ge层和所述N型Sn层形成晶化Ge1-xSnx层；在所述晶化Ge1-xSnx层表面形成第一电极和第二电极。应用本发明实施例，能够提高肖特基二极管的电子迁移率，从而提升微波无线能量传输系统的最大转换效率。 | ||||||
| 96 | 测试结构及其形成方法、测试方法 | CN201510612745.8 | 2015-09-23 | CN106558507B | 2019-04-26 | 李勇 |
| 一种测试结构及其形成方法、测试方法，测试结构包括：衬底，衬底包括待测区和外围区，待测区和外围区的衬底表面分别具有鳍部，待测区和外围区的若干鳍部相互平行，待测区至少一条鳍部的两端延伸至外围区内；位于衬底表面的隔离层；横跨待测区内鳍部的第一栅极结构；横跨外围区内鳍部的若干第二栅极结构，若干第二栅极结构平行，第二栅极结构与第一栅极结构平行；位于鳍部内的源漏区，相邻第二栅极结构之间的鳍部内、或相邻第一栅极结构和第二栅极结构之间的鳍部内具有一个源漏区；位于外围区的若干第二导电结构，第二导电结构位于至少两条鳍部内的源漏区表面。测试结构能够对衬底自发热进行检测及监控。 | ||||||
| 97 | 具有均匀阈值电压分布的FIN结构及半导体器件的形成方法 | CN201711188055.X | 2017-11-24 | CN109309007A | 2019-02-05 | 冯家馨 |
| 本发明提供了一种形成半导体器件结构的方法。该方法包括：确定沿半导体衬底上方的硅锗(SiGe)鳍结构的高度的阈值电压分布曲线；根据SiGe鳍结构中的Ge浓度与阈值电压之间的相关性，确定锗(Ge)浓度曲线以抵消阈值电压分布曲线；沿着SiGe外延层的厚度形成具有Ge浓度曲线的SiGe外延层；对SiGe外延层进行蚀刻以形成SiGe鳍结构；以及在SiGe鳍结构上形成沿着SiGe鳍结构的高度具有均匀阈值电压的场效应晶体管。本发明还提供了具有均匀阈值电压分布的FIN结构。 | ||||||
| 98 | 半导体器件及其制造方法 | CN201210293525.X | 2012-08-16 | CN103594496B | 2018-09-14 | 马小龙; 殷华湘; 付作振 |
| 本发明公开了一种半导体器件，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、衬底中源漏区之间的沟道区，其特征在于：源漏区中的源区包括GeSn合金，并且源区的GeSn合金与沟道区之间可选地还包括隧穿介质层。依照本发明的半导体器件及其制造方法，通过选择性外延或者注入前驱物然后激光快速退火，形成了具有窄带隙的GeSn合金，有效提高了TFET的开态电流，在高性能低功耗应用中具有重要应用前景。 | ||||||
| 99 | SiGe材料CMOS器件及其制备方法 | CN201711244583.2 | 2017-11-30 | CN107946181A | 2018-04-20 | 左瑜 |
| 本发明涉及一种SiGe材料CMOS器件及其制备方法，该制备方法包括：选取单晶Si衬底；制备Si1-xGex/Si虚衬底；在所述Si1-xGex/Si虚衬底表面生长P型Si1-xGex沟道层；分别制备NMOS和PMOS以完成所述CMOS器件的制备。本发明提供的CMOS器件与传统Si基CMOS器件相比，具有载流子迁移率高，器件工作速度高，频率特性好，器件界面特性好等优点，从而能大大提高集成电路的工作频率，减小集成电路器件的物理尺寸，进而减小集成电路的面积等优点。 | ||||||
| 100 | 直接带隙GeSn互补型TFET | CN201710687778.8 | 2017-08-11 | CN107611123A | 2018-01-19 | 张捷 |
| 本发明涉及一种直接带隙GeSn互补型TFET，包括：Si衬底101；Ge外延层102，设置于衬底101上表面；GeSn层103，设置于Ge外延层102上表面；P型基底104、N型基底105，设置于GeSn层103内；第一源区106、第一漏区107，设置于P型基底104内并位于两侧位置处；第二源区108、第二漏区109，设置于N型基底105内并位于两侧位置处；第一源区电极110，设置于第一源区106上表面；第一漏区电极111，设置于第一漏区107上表面；第二源区电极112，设置于第二源区108上表面；第二漏区电极113，设置于第二漏区109上表面。本发明采用晶化Ge层为Ge外延层，可有效降低Ge外延层的位错密度、表面粗糙度、界面缺陷，提升Ge外延层的质量从而得到更高质量的GeSn外延层，为高性能TFET的制备提供物质基础。 | ||||||
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